消隐基元屏蔽电路制造技术

本发明专利技术涉及消隐基元屏蔽电路。一种消隐基元屏蔽电路具有接收包含消隐基元的数据的检测和处理电路。该检测和处理电路在检测到消隐基元时生成动态消隐信号。接收的数据被延迟且被提供到模式检测器，其成提供到存储器的同步信号和提供到检测和处理电路以及比较器的相位同步信号。该比较器接收来自存储器的参考数据、经延迟的数据以及动态消隐信号。该比较器将参考数据与经延迟的数据进行比较且在不存在来自检测和处理电路的动态消隐信号时从失配的参考数据位和经延迟的数据位生成位误差输出，且在消隐基元处于延迟数据中且存在动态消隐信号时抑制位误差输出的生成。

【技术实现步骤摘要】
消隐基元屏蔽电路相关申请的交叉引用根据35 U. S.C§ 119(e)，本申请要求保护于2009年12月19日提交的美国临时申请序 列号61Λ88，266的优选权，通过引用将其内容整体结合于此。
技术介绍
位误差(bit error)检测在接收器极限测试(margin test)解决方案中扮演重要 角色。在接收器极限测试解决方案中，诸如任意波形发生器等之类的高速串行发生器生成 高速串行信号以作为被测设备(device under test，DUT)的输入。诸如示波器等之类的具 有误差检测的测试和测量仪器可以通过环回(loop back)模式(常常是重定时(retimed)环 回模式中)监视DUT的输出以检测来自DUT的接收器的任何误差。通过利用抖动和扩频时 钟(SSC)削弱DUT的输入信号来强调DUT的输入。
技术实现思路
因此，本专利技术是一种消隐基元(blanking primitive)屏蔽电路，其检测和抑制 (suppress)从被测设备接收的串行数据中的消隐基元。该消隐基元屏蔽电路与具有输入电 路的位误差检测电路相关联。输入电路将具有消隐基元的串行数据转换成具有消隐基元的 并行数据本文档来自技高网...

【技术保护点】
１．　一种消隐基元屏蔽电路，包括：存储器，用于存储参考数据且包括生成存储器地址以输出参考数据的存储器控制器；延迟电路，用于接收具有消隐基元的并行数据且生成经延迟的并行数据；模式检测器，用于接收经延迟的并行数据和所选数据模式，且响应于在经延迟的并行数据中对所选数据模式的检测而生成同步信号以及生成表示经延迟的并行数据与所选数据模式之间的相位差的相位同步信号；检测器，用于接收并行数据和相位同步信号，且检测并行数据中的消隐基元的出现，其中该检测器生成用于抑制检测的消隐基元的第一输出信号以及耦合到存储器以用于在消隐基元出现期间抑制从存储器控制器生成存储器地址的第二输出信号；以及比较器，用于接收来自存储器...

【技术特征摘要】
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【专利技术属性】
技术研发人员：QT特兰，
申请(专利权)人：QT特兰，
类型：发明
国别省市：US