本发明专利技术涉及一种基于硬件的暂态电压记录方法，其特征在于，该方法在一个采样时钟周期内同时完成数据的实时压缩、峰值计算、触发判断和低速率采集；数据的实时压缩、峰值计算、触发判断和低速率采集在FPGA中实现；FPGA外接模数转换器A/D，本发明专利技术提供的方案，采用可编程器件FPGA对波形进行实时压缩存储，提高了CPU工作效率，保障了高采样率，极大地节省了存储空间，满足了对各种快速、慢速变化的暂态过程的记录需求。
【技术实现步骤摘要】
本专利技术涉及一种电力系统领域的暂态电压记录方法，具体讲涉及。
技术介绍
电网在运行中可能会发生各种故障，有的会导致供电中断并致设备损毁。电网故障的过程往往伴随着系统电压的扰动。雷击、操作过电压、工频过电压、污闪、设备故障等， 都可以造成电网电压扰动，乃至电网事故。记录电网事故前电网电压的扰动情况，对于事故反演和分析具有重要价值。要完整记录电网电压扰动，既要求有高的采样速率，以满足记录雷电波形等的需要；又要求长的记忆时间，以满足记录持续时间较长的事故过程。当采用较高的采样率时，为了节省存储空间，通常会采用一些压缩算法。在以往的暂态电压记录中， 通常采用DSP直接读取高速A/D的数据并作实时压缩、存储以及触发判断等，CPU处于连续取数、压缩、处理的过程中，占用CPU大量时间，导致CPU没有时间去做其它工作，从而不得不降低采样率。随着现场可编程门阵列FPGA的迅速发展，采用FPGA实现数据压缩、处理成为一种新的手段。由于FPGA内部有一定数量的触发器、比较器、较大容量的存储器，为实现数据采集、压缩、判断提供了可能。在电力系统暂态电压记录中，通常要求有电压突变触发、 上限触发、下限触发等触发方式，另外还有谐波测量的要求。
技术实现思路
本专利技术的目的是提供一种高采样率、快速采集电压波形的暂态电压记录方法。为实现本专利技术的目的，本专利技术采用下述方案予以实现，其改进之处在于所述方法在一个采样时钟周期内同时完成数据的实时压缩、峰值计算、触发判断和低速率采集；所述数据的实时压缩、峰值计算、触发判断和低速率采集在FPGA中实现；所述实时压缩是对采集到的波形数据A与D触发器1中的基值B在比较器1中进行实时比较，压缩后的数据存入先进先出存储器FIFO ；所述峰值计算是将所述波形数据A与采集到的最大值Max、最小值Min进行比较；所述上限、下限触发判断是将所述波形数据A与给定触发上限值和下限值分别在比较器5和比较器6中进行比较，大于上限值或小于下限值时输出有效的触发信号；所述低速率采集是对采集到的所述波形数据A进行抽点压缩后存入先进先出存储器FIF02 ；所述FPGA 外接模数转换器A/D。本专利技术提供的一种优选的技术方案是所述数据的实时压缩在FPGA中的实时压缩模块中进行；所述实时压缩模块包括D触发器1、计数器1、比较器1、时序控制电路和先进先出存储器FIFO ；所述实时压缩对采集到的波形数据A与D触发器1中的基值B在比较器1中进行实时比较时包括下述情况A、所述波形数据A与所述基值B相比小于压缩比delta时，所述D触发器1关闭， 所述波形数据A被丢弃，所述计数器1加1，所述FIFO的写使能信号无效，没有数据写入所4述的FIFO ；B、所述波形数据A与所述基值B相比大于压缩比delta时，所述FIFO的写使能信号有效，将所述基值B和计数器中的计数值保存至所述FIFO，所述计数器1清零，所述D触发器1打开，所述波形数据A替换基值B。本专利技术提供的第二种优选的技术方案是所述数据的峰值计算在FPGA中的峰值计算模块中进行；所述峰值计算模块包括D触发器2、D触发器3、比较器2、比较器3、比较器4和计数器2 ；所述峰值计算将所述波形数据A与采集到的最大值Max、最小值Min进行比较时包括下述情况3、当A > Max时，所述比较器2的输出为高电平，所述D触发器2打开，所述波形数据A替换最大值Max;以当A < Min时，所述比较器3的输出为高电平，所述D触发器3打开，所述波形数据A替换最小值Min;C、每进行一次比较，所述计数器2加1，当所述计数器2的值D累加到给定的周期计数值D0，即D > = DO时，所述比较器4的输出为高电平。本专利技术提供的第三种优选的技术方案是所述数据的触发判断是在上限、下限触发判断模块中进行；所述上限、下限触发判断模块包括比较器5和比较器6 ；所述上限、下限触发判断包括下述情况(1)将所述波形数据A与给定触发上限值up_limit在所述比较器5中进行比较， 当A > up_limit时满足上限触发条件，则up_valid有效输出低电平；(2)将所述波形数据A与给定触发下限值d0Wn_limit在所述比较器5中进行比较，当A < down_limit时满足下限触发条件，则doWn_Valid有效输出低电平。本专利技术提供的第四种优选的技术方案是所述数据的低速率采集在FPGA中的低速率采集模块中进行；所述低速率采集模块包括先进先出存储器FIF02、计数器3和比较器 7 ；所述低速率采集对采集到的所述波形数据A进行抽点压缩时包括下述情况①将所述计数器3的值C与分频数F在所述比较器7中进行比较，当C < F时，所述比较器7的输出为低电平，FIF02的写使能信号无效，没有数据写入FIF02 ；②将所述计数器3的值C与分频数F在所述比较器7中进行比较，当C > F时，所述比较器7的输出为高电平，FIF02的写使能信号无效，将所述波形数据A写入FIF02。本专利技术提供的第五种优选的技术方案是所述模数转换器A/D在时钟信号的上升沿进行模数转换；所述实时压缩、峰值计算、触发判断和低速率采集在时钟信号的下降沿同时进行。与现有技术相比，本专利技术达到的有益效果是本专利技术提供的，采用可编程门阵列FPGA对波形进行实时压缩存储，提高了 CPU工作效率，保障了高采样率，极大地节省了存储空间，满足了对各种快速、慢速变化的暂态过程的记录需求，在FPGA编程中采用了并行的运算方式，在大量数据运算的过程中显示出FPGA数据处理和运算的优越性，一个采样时钟周期内即可完成数据的采集、压缩、存储、峰值计算及触发判断。附图说明图1是基于FPGA的暂态电压记录系统结构图；图2是实时压缩模块的FPGA实现示意图；图3是峰值计算模块的FPGA实现示意图；图4是上限、下限触发判断模块的FPGA实现示意图；图5是低速率采集模块的FPGA实现示意图。具体实施例方式下面结合附图，对本专利技术的具体实施方式作进一步的详细说明。图1是基于FPGA的暂态电压记录系统结构图，利用FPGA的并行处理能力，实时压缩、触发判断都在FPGA中实现，FPGA共包含如下模块(1)实时压缩模块；(2)峰值计算模块；(3)上限、下限触发判断模块；(4)低速率采集模块。图2是实时压缩模块的FPGA实现示意图，实时压缩模块包括D触发器1、计数器 1、比较器1、时序控制逻辑器和先进先出存储器FIFO;在本专利技术中采用模数转换器A/D进行模数转换，模数转换器A/D的采样率较高，采集的数据量较大，节省存储空间，采用实时压缩方法来对数据进行压缩存储。高速模数转换器A/D在时钟的上升沿进行模数转换，在时钟的下降沿，采集到的波形数据A与基值B进行实时比较，当波形数据A与基值B相比小于给定的压缩比delta 时，控制变量agb = 0，则压缩命令compress = 0, D触发器1关闭，波形数据A被丢弃，计数器1加1，且FIFO的写使能信号write_enable无效，没有数据写入FIFO ；当波形数据A 与基值B相比大于delta时，控制变量agb = 1，且FIFO的写使能信号writejnable有效， 在下一个时钟信号的上升沿时，将基值B和计数器1的计数值保存至FIFO，同时本文档来自技高网...
【技术保护点】
１．一种基于硬件的暂态电压记录方法，其特征在于，所述方法在一个采样时钟周期内同时完成数据的实时压缩、峰值计算、触发判断和低速率采集；所述数据的实时压缩、峰值计算、触发判断和低速率采集在ＦＰＧＡ中实现；所述实时压缩是对采集到的波形数据Ａ与Ｄ触发器１中的基值Ｂ在比较器１中进行实时比较，压缩后的数据存入先进先出存储器ＦＩＦＯ；所述峰值计算是将所述波形数据Ａ与采集到的最大值Ｍａｘ、最小值Ｍｉｎ进行比较；所述上限、下限触发判断是将所述波形数据Ａ与给定触发上限值和下限值分别在比较器５和比较器６中进行比较，大于上限值或小于下限值时输出有效的触发信号；所述低速率采集是对采集到的所述波形数据Ａ进行抽点压缩后存入先进先出存储器ＦＩＦＯ２；所述ＦＰＧＡ外接模数转换器Ａ／Ｄ。
【技术特征摘要】
【专利技术属性】
技术研发人员：李忠晶，鞠登峰，
申请(专利权)人：中国电力科学研究院，
类型：发明
国别省市：11
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