基于内存接口的数据处理加速装置及方法制造方法及图纸

本发明专利技术公开了一种基于内存接口的数据处理加速装置，涉及计算机数据通信技术领域，包括：内存接口、控制单元、数据处理单元、存储单元，所述内存接口连接控制单元和存储单元，所述控制单元和存储单元均连接数据处理单元，所述控制单元用于通过内存接口接收外部的控制命令，并指示数据处理单元按照所述控制命令处理存储单元中的数据，所述数据处理单元将处理完成后的标记写入控制单元。还公开了一种数据处理加速方法。本发明专利技术减小了对系统总线带宽和内存带宽的占用，节约了系统资源。

【技术实现步骤摘要】

本专利技术涉及计算机科学
，特别涉及一种。
技术介绍
目前快速处理数据的技术主要分为两类一类为软件方法，主要是使用优化的软件算法或者优化的处理流程，加快数据处理。另一类为硬件方法，使用定制的硬件加快数据处理，硬件又可以分为以下几类1，定制的ASIC芯片；2，定制的协处理器，比如加解密芯片CAVIUM，数字信号处理器DSP都可以归入该类；3，可编程逻辑器件，比如FPGA。通常这些硬件需要与通用处理器CPU互连，受CPU的控制。与CPU互连的接口中最常用的接口为PCI/X、PCI-E。也可以是自定义接口，但由于自定义接口没有标准遵循，不够流行和通用。另外，采用的接口规范定下来后，数据处理的流程也随之确定了。判别一个接口规范是否优越的标准是接口规范是否符合标准，数据传输是否高效。PCI系列接口和内存接口都是业界的通用流行标准，数据传输的效率主要体现在传输速率和传输次数。传输速率上看，内存接口不低于PCI系列接口，从数据的处理流程上，内存接口的加速硬件可以减少传输次数，所以内存接口的加速硬件相比PCI系列接口数据传输更加高效。现有的快速处理数据的方案中，处理部件与内存部件是两个独立的物理部件，通过复杂的系统总线架构相连，需要图1所示的SlOl S106的6个步骤。数据从进入系统到流出系统，需要在系统总线上传输4次，分别为S101到S102，S102到S103， S104到S105，S105到S106。每次传输都要占用系统总线带宽和内存带宽，浪费了系统资源。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何在进行数据加速处理时，减小对系统总线带宽和内存带宽的占用，从而节约系统资源。(二)技术方案为解决上述技术问题，本专利技术提供了一种基于内存接口的数据处理加速装置，包括内存接口、控制单元、数据处理单元、存储单元，所述内存接口连接控制单元和存储单元，所述控制单元和存储单元均连接数据处理单元，所述控制单元用于通过内存接口接收外部的控制命令，并指示数据处理单元按照所述控制命令处理缓存在所述存储单元中的待处理数据，所述数据处理单元将处理完成后的标记写入控制单元。其中，所述内存接口为符合DDR内存标准的接口。其中，所述控制单元包括 命令寄存器，用于接收外部的控制命令；数据寄存器，用于接收所述控制命令需要的参数，及保存所述数据处理单元返回的处理完成标记。其中，所述数据处理单元包括通用处理器、定制ASIC、可编程逻辑器件、数字信号处理器或知识产权核模块的一种或几种。本专利技术还提供了一种利用上述的基于内存接口的数据处理加速装置的数据处理加速方法，其特征在于，包括以下步骤Sl 所述控制单元通过内存接口接收外部的控制命令；S2 将所述待处理数据缓存到所述存储单元；S3 数据处理单元根据所述控制命令处理所述存储单元内的待处理数据；S4 将处理完成标记保存在控制单元。其中，所述控制命令包括复位数据处理单元命令CMD_RESET、起动数据处理单元命令CMD_START、停止数据处理单元命令CMD_ST0P、配置数据处理单元命令CMD_C0NFIG。(三)有益效果本专利技术通过基于内存接口的数据处理加速装置来实现数据的处理加速，减小了对系统总线带宽和内存带宽的占用，节约了系统资源。附图说明图1是现有的数据处理加速方法流程图；图2是本专利技术实施例的一种基于内存接口的数据处理加速装置结构示意图；图3是利用图2中装置的一种数据处理加速方法流程图。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。如图1所示，本专利技术的基于内存接口的数据处理加速装置包括内存接口、控制单元、数据处理单元、存储单元。内存接口连接控制单元和存储单元，控制单元和存储单元均连接数据处理单元。其中控制单元和存储单元共用一套DDR接口与内存接口连接；控制单元与数据处理单元采用RS232接口或者其他自定义的接口 ；数据处理单元与存储单元通过另一套DDR接口连接，存储单元使用双端口存储单元，数据处理单元与内存接口分别连接存储单元不同端口，所以数据处理单元与内存接口可以并行操作存储单元。其中，内存接口为符合DDR内存标准的接口，外部处理器可以通过该内存接口单元访问存储区、控制单元。控制单元主要包括命令寄存器，用于接收外部的控制命令。数据寄存器，用于接收所述控制命令需要的参数，及保存数据处理单元返回的处理完成标记。控制命令包括CMD_RESET (复位数据处理单元)，CMD_START(起动数据处理单元)，CMD_ST0P (停止数据处理单元)，CMD_C0NFIG (配置数据处理单元)。控制单元通过内存接口 接收外部的控制命令，并将该控制命令通过与数据处理单元的接口子模块传递到数据处理单元。存储单元可以为内存颗粒，主要用于存储外部待处理数据。数据处理单元是本专利技术装置的核心单元，可以使用通用处理器、定制ASIC、可编程逻辑器件、数字信号处理器、知识产权核模块等。通过RS232接口或者自定义接口接收控制命令传递过来的命令，按照命令指示控制数据处理单元将命令指示的数据起始地址和结束地址之间的待处理数据进行快速处理，具体处理流程与该加速装置在系统中的功能相关，加速装置通常承担某种特定用途的加速，如果装置作为加解密加速装置，就按照加解密流程处理数据，如果作为视图压缩解压缩加速装置，则按照压缩解压缩流程处理，处理完成后，通过RS232接口或者自定义接口将完成标记传递到控制单元。本专利技术提出的装置，将数据处理单元与存储单元置于同一个物理部件上，一次数据处理只需要在系统总线上传输两次，相比于传统方案，S102到S103以及S104到S105这两次传输在装置内部进行，从而节约了两次系统总线带宽和内存带宽的占用。如图3所示， 利用上述装置实现数据处理加速的方法包括以下步骤步骤S301，所述控制单元通过内存接口接收外部的控制命令。步骤S302，将待处理数据缓存到所述存储单元。步骤S303，数据处理单元根据所述控制命令处理所述存储单元内的待处理数据。步骤S304，将处理完成标记保存在控制单元。下面以网络设备中报文加解密流程为例，并结合传统的数据处理加速方式来进一步说明本专利技术。报文在网络设备上的流向线路上报文从网线进入网卡，被加密或者解密后经网卡再进入网线，流向下一级设备。步骤如下所述(CPU指代CPU芯片及运行其上的软件程序)步骤1，网卡从线路上接收分组报文，将报文经过系统总线缓存到内存，网卡到这一步就结束了对该报文的工作和所有权，并通知CPU报文到来。步骤2，CPU对报文进一步处理，发现报文需要复杂的加密或者解密计算，将报文地址告知加解密芯片，启动加解密。步骤3，加解密芯片经过系统总线将报文从内存COPY到芯片内部。步骤4，加解密芯片进行加密或者解密计算。步骤5，加解密芯片将加密/解密后的报文经系统总线COPY回内存。步骤6，加解密芯片通知CPU，CPU将处理后的报文通过网卡发送出去。上述步骤可以代表目前最流行的处理流程，具备普遍性。CPU速度相对系统总线和内存速度具有压倒性优势，而且CPU核数目越来越多，CPU处理能力提升越专利技术显，上述系统的瓶颈体现在系统总线和内存存取的速度不能匹配CPU的处理速度。因此，需要在本文档来自技高网...

【技术保护点】
１．一种基于内存接口的数据处理加速装置，其特征在于，包括：内存接口、控制单元、数据处理单元、存储单元，所述内存接口连接控制单元和存储单元，所述控制单元和存储单元均连接数据处理单元，所述控制单元用于通过内存接口接收外部的控制命令，并指示数据处理单元按照所述控制命令处理缓存在所述存储单元中的待处理数据，所述数据处理单元将处理完成后的标记写入控制单元。

【技术特征摘要】
1.一种基于内存接口的数据处理加速装置，其特征在于，包括内存接口、控制单元、 数据处理单元、存储单元，所述内存接口连接控制单元和存储单元，所述控制单元和存储单元均连接数据处理单元，所述控制单元用于通过内存接口接收外部的控制命令，并指示数据处理单元按照所述控制命令处理缓存在所述存储单元中的待处理数据，所述数据处理单元将处理完成后的标记写入控制单元。2.如权利要求1所述的基于内存接口的数据处理加速装置，其特征在于，所述内存接口为符合DDR内存标准的接口。3.如权利要求1或2所述的基于内存接口的数据处理加速装置，其特征在于，所述控制单元包括命令寄存器，用于接收外部的控制命令；数据寄存器，用于接收所述控制命令需要的参数，及保存所述数据处理单元返回的处理完成标记。4.如权利要求3所述...

【专利技术属性】
技术研发人员：殷建儒，姚翠松，王博，
申请(专利权)人：汉柏科技有限公司，
类型：发明
国别省市：12