本发明专利技术名称为“改进多层单元ＮＡＮＤ闪速存储器的性能的方法和系统”。在本发明专利技术的一个实施例中，与ＭＬＣ ＮＡＮＤ闪速存储器中存储的数据相关联的元数据只在ＭＬＣ ＮＡＮＤ闪速存储器的一个或多个较低页中存储。ＭＬＣ ＮＡＮＤ闪速存储器具有较低和较高页，其中，在本发明专利技术的一个实施例中，较低页具有比较高页更快的编程时间或速率。通过仅在ＭＬＣ ＮＡＮＤ闪速存储器的具有低编程等待时间的页中存储元数据，能改进ＭＬＣ ＮＡＮＤ闪速存储器的服务质量（ＱｏＳ）。
【技术实现步骤摘要】
本专利技术涉及NAND闪速存储器，并且更具体但不排他地说，涉及改进多层单元NAND 闪速存储器的性能。
技术介绍
多层单元(multi-level cell, MLC)NAND闪速存储器每存储器单元存储多于一比 特的信息。与使用每单元只存储一比特的信息的单层单元(SLC)NAND闪速存储器的固态驱 动器相比，使用MLC NAND闪速存储器的固态驱动器能具有更大的信息存储容量。图1示出编程MLC NAND闪速存储器的现有技术序列100。MLCNAND闪速存储器按 页(page)编程，并且假设为每单元存储两比特的信息。MLC NAND闪速存储器的每个单元的 擦除的逻辑值设置为二进制值llb。较低页编程序列110示出MLC NAND闪速存储器的单元 的电压分布。为了将每个MLC NAND闪速存储器单元的较低比特从Ilb编程到10b，每个MLC NAND闪速存储器单元的阈值电压(Vt)设置为0. 8伏(其是编程的电压(pvIO))与1. 8伏 之间的电压。为了将每个MLC NAND闪速存储器单元的较低比特从IOb擦除到llb，每个MLC NAND闪速存储器单元的Vt设置为-0. 5伏(其是擦除的电压(ev))与-2. 5伏之间的电压。较高页编程序列120示出MLC NAND闪速存储器的单元的另一电压分布。为了将 每个MLC NAND闪速存储器单元的较高比特从Ilb编程到01b，每个MLC NAND闪速存储器单 元的阈值电压(Vt)设置为在0. 35伏(其是编程的电压(pvOl))与0.8伏之间的电压。MLC NAND闪速存储器单元的其它逻辑状态的编程在图1中示出，并且将不描述。虽然MLC单元能存储多于一比特的信息，但对于每个较高页所要求的编程时间比 对于每个较低页所要求的编程时间更长。与SLC单元相比，这降低了 MLC单元的效率。
技术实现思路
本专利技术提供一种方法，包括仅在多层单元(MLC)NAND闪速存储器的一个或多个 较低页中存储元数据。本专利技术还提供一种控制器，包括执行以下操作的逻辑分配多层单元(MLC)NAND 闪速存储器的至少一个存储器页以存储在所述MLC NAND闪速存储器中存储的数据的元信 息；以及仅在所述MLCNAND闪速存储器的所述至少一个分配的存储器页中存储所述数据的 所述元信息。本专利技术还提供一种设备，包括多层单元(MLC)NAND闪速存储器，具有页的第一集 合和页的第二集合，其中页的所述第一集合的每个页具有比页的所述第二集合的每个页更 低的编程等待时间；以及控制器，与所述MLC NAND闪速存储器耦合，用于仅在页的所述第 一集合的至少一个页中存储元数据。附图说明从以下主题的详细描述，本专利技术的实施例的特征和优点将变得明显，其中图1示出编程MLC NAND闪速存储器的现有技术序列；图2示出根据本专利技术的一个实施例的MLC NAND闪速存储器固态驱动器；图3示出根据本专利技术的一个实施例的MLC NAND闪速存储器中页的块的布置；图4示出根据本专利技术的一个实施例的MLC NAND闪速存储器的页方案；以及图5示出根据本专利技术的一个实施例的实现本文中公开的方法的系统。具体实施例方式本文中描述的本专利技术的实施例在附图中通过示例的方式而非通过限制的方式来示出。为了图示的简明和清晰，图中示出的要素不一定按比例绘制。例如，为了清晰，一些 要素的尺寸相对其它要素可能被夸大。此外，在认为适当之处，引用数字已在图之间重复以 指示对应或类似的要素。说明书中对本专利技术的“一个实施例”或“一实施例”的引用表示结 合该实施例描述的特定特征、结构或特性包括在本专利技术的至少一个实施例中。因此，在贯穿 说明书各个位置中短语“在一个实施例中”的出现不一定都指相同的实施例。本专利技术的实施例提供改进多层单元NAND闪速存储器的性能的方法和系统。在本 专利技术的一个实施例中，与MLC NAND闪速存储器中存储的数据相关联的元数据只在MLC NAND 闪速存储器的一个或多个较低页中存储。MLC NAND闪速存储器具有较低和较高页，其中，在 本专利技术的一个实施例中，较低页具有比较高页更快的编程时间或速率。元数据用于MLC NAND闪速存储器中存储的信息或数据的管理，并且元数据包括但 不限于存储的信息的逻辑到物理地址映射表、存储的信息的属性的信息以及能有助于存储 的信息的管理的任何其它数据。通过仅在MLC NAND闪速存储器的具有低编程等待时间的页中存储元数据，能改进 MLC NAND闪速存储器的服务质量(QoS)。例如，在本专利技术的一个实施例中，使用一个或多个 MLC NAND闪速存储器的固态驱动器(SSD)具有更高的QoS，因为该SSD能够以更快的速率 将元数据写到MLC NAND闪速存储器。SSD的QoS的指标是SSD对例如写或读命令的任何主 机命令的响应时间。当SSD执行元数据到MLC NAND闪速存储器的频繁的写时，增加写元数 据的速率允许SSD更快地完成元数据的写，并因此允许SSD为读和写操作更快地响应任何 主机命令。图2示出根据本专利技术的一个实施例的MLC NAND闪速存储器SSD 210的框图200。 MLC NAND闪速存储器SSD 210具有连接到MLC NAND闪速存储器212和214的控制器216。 在本专利技术的一个实施例中，MLC NAND闪速存储器212具有页的第一集合和页的第二集合， 其中，页的第一集合的每个页具有比页的第二集合的每个页更低的编程等待时间。控制器216分配或指定第一集合页的至少一个页存储在MLCNAND闪速存储器212 中存储的数据的元数据或元信息。在本专利技术的一个实施例中，控制器216仅在页的第一集 合中存储与MLC NAND闪速存储器212中存储的数据相关联的元数据。MLC NAND闪速存储 器212中存储的数据能够存储在MLC NAND闪速存储器212的页的第一集合或页的第二集 合中。控制器216具有到主机系统的接口 230，并且接口 230包括但不限于控制信号、数据 信号、通信信号及诸如此类。在本专利技术的一个实施例中，MLC NAND闪速存储器SSD 210中的MLC NAND闪速存 储器214显示出能够有多于一个MLC NAND闪速存储器。相关领域的技术人员将容易领会，在MLC NAND闪速存储器SSD中能够有MLC NAND闪速存储器的其它配置，并且这些其它配 置可应用于本专利技术而不影响本专利技术的工作。 图3示出根据本专利技术的一个实施例的MLC NAND闪速存储器中页的块的布置300。 布置300假设在MLC NAND闪速存储器的块中有128个页，S卩，页0到页127，并且假设每个 MLC能够存储两比特的信息，即较高(最高有效)比特和较低(最低有效)比特。在本专利技术 的另一个实施例中，在MLC NAND闪速存储器的块中有多于128个页。在本专利技术仍有的另一 个实施例中，在MLC NAND闪速存储器的块中有少于128个页。字线路(word line) 320和比特线路(bit line) 325允许对页的块的每个页的存 取。为了图示的清晰，图3仅示出MLC NAND闪速存储器中页的块的每个页的一个MLC。MLC 310示出MLC NAND闪速存储器中页的块的每个页的每个MLC的布置或结构。MLC 310的较 高比特属于较本文档来自技高网...
【技术保护点】
一种方法，包括：仅在多层单元（ＭＬＣ）ＮＡＮＤ闪速存储器的一个或多个较低页中存储元数据。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：RE弗里奇三世，JM休格斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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