错误校正装置制造方法及图纸

一种错误校正装置，用于通过使用维特比算法解码输入信号以产生维特比解码信号，错误校正装置包含：擦除单元，用于根据维特比算法中多个路径度量的至少一个路径度量差产生至少一个逻辑信号，并产生擦除信息，其中擦除信息表示维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据擦除信息解码维特比解码信号。上述错误校正装置，通过产生表示维特比解码信号的数据可靠性的擦除信息并根据擦除信息解码维特比解码信号，来改善维特比解码器的错误校正能力。

【技术实现步骤摘要】

本专利技术有关于错误校正(error-correct)装置，特别有关于使用维特比 (Viterbi)算法的错误校正装置。
技术介绍
图1是光盘系统的示意图。在图1中，光学读取头(optical pickup)单元20从光 盘10撷取射频(radio frequency, RF)信号。撷取的射频信号被发送到信号处理单元30用 于下一步处理。处理的信号被提供到模拟数字转换器(analog-to-digital converter,以 下简称为ADC) 40以数字化为数字信号。数字信号被发送到锁相环(phase locked loop，以 下简称为PLL)处理单元50及有限脉冲响应(finite impulse response，以下简称为FIR) 均衡器60。FIR均衡器60对接收的信号执行均衡操作并将均衡信号输出到维特比侦测器 70用于数据解码。维特比侦测器70根据多个目标电平(target level)解码接收的信号并 产生维特比解码信号Viterbi_out。维特比解码信号Viterbi_out被解码器80解码后作为 最终数据输出。通常，当解码信号时维特比侦测器70会具有错误率。在这种情况下，若错误率过 大，则解码信号的结果不准确。
技术实现思路
为解决以上技术问题，特提供以下技术方案本专利技术实施方式提供一种错误校正装置，包含擦除单元，用于根据维特比算法中 多个路径度量的至少一个路径度量差产生至少一个逻辑信号，并产生擦除信息，其中擦除 信息表示维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据擦除信息 解码维特比解码信号。本专利技术实施方式另提供一种错误校正装置，包含擦除单元，用于根据来自多个选 择器级的选定中间部分级的逻辑信号产生擦除信息，其中擦除信息表示维特比解码信号的 至少一个位置的数据可靠性；以及解码器，用于根据擦除信息解码维特比解码信号。本专利技术实施方式另提供一种错误校正装置，包含第一侦测器，用于根据输入信号 产生第一二元数据；第二侦测器，用于根据输入信号产生第二二元数据；兼容性检查单元， 用于通过找到第一二元数据与第二二元数据之间不兼容性发生的至少一个位置以产生擦 除信息，其中擦除信息表示第一二元数据的至少一个位置的数据可靠性；以及解码器，用于 根据擦除信息解码第一二元数据。本专利技术实施方式另提供一种错误校正装置，包含维特比侦测器，用于解码第一输 入信号及第二输入信号，以产生第一二元数据及第二二元数据；擦除单元，用于通过找到第 一二元数据与第二二元数据之间不兼容性发生的至少一个位置以产生擦除信息，其中擦除 信息表示第一二元数据及第二二元数据的至少一个位置的数据可靠性；以及解码器，用于 根据擦除信息解码第一二元数据及第二二元数据的至少一个。上述错误校正装置，可通过产生表示维特比解码信号的数据可靠性的擦除信息并 根据擦除信息解码维特比解码信号，来改善维特比解码器的错误校正能力。附图说明图1是光盘系统的示意图。图2是使用维特比算法的错误校正装置的示意图。图3是分支度量产生器的示意图。图4是ACS单元的示意图。图5是幸存路径存储器的示意图。图6是根据本专利技术实施方式的用于解码输入信号的错误校正装置的示意图。图7是根据本专利技术实施方式的ACS单元的示意图。图8是根据本专利技术实施方式的擦除单元的示意图。图9是根据本专利技术实施方式的用于解码输入信号的错误校正方法的流程图，其可 由图6所示的错误校正装置执行。图10是根据本专利技术实施方式的用于产生擦除信息的步骤S96的详细流程图。图11是根据本专利技术实施方式的用于解码输入信号的错误校正装置的示意图。图12是根据本专利技术实施方式的耦接擦除单元的幸存路径存储器的详细电路图。图13是根据本专利技术实施方式的从多个逻辑信号产生擦除信息的示意图。图14是根据本专利技术实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图11所示的错误校正装置执行。图15是根据本专利技术实施方式的用于产生擦除信息的步骤S146的详细流程图。图16是根据本专利技术实施方式的用于解码输入信号的错误校正装置的示意图。图17是根据本专利技术实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图16所示的错误校正装置执行。图18是根据本专利技术实施方式的用于解码输入信号的错误校正装置的示意图。图19是根据本专利技术实施方式的用于解码输入信号的错误校正方法的流程图，其 可由图18所示的错误校正装置执行。具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属
的 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利 要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准 则。在说明书及权利要求书中所提及的“包含”为开放式的用语，因此，应解释成“包含但不 限定在”。此外，“耦接”一词在这里包含任何直接及间接的电气连接手段。因此，若文中描 述第一装置耦接于第二装置，则代表第一装置可直接电气连接在第二装置，或通过其它装 置或连接手段间接地电气连接到第二装置。图2是使用维特比算法的错误校正装置的示意图。错误校正装置200包含维特比 侦测器70及图1的解码器80。维特比侦测器70包含分支度量产生器72、加法比较选择 (add-compare-select,以下简称为ACS)单元74以及幸存路径存储器76。其功能将在下文6详细描述。图3是分支度量产生器的示意图。在图3中，接收输入信号Yi以产生分支度量 (Yi+1)2、Yi2与(Yi-Ι)2。如图2所示，分支度量被发送到ACS单元74。图4是ACS单元 的示意图。在图4中，加法器401、402、403、404分别接收并使用分支度量(Yi+1)2、Yi2及 (Yi-I)2，分别将分支度量与缓冲器D中的路径度量相加以产生多个路径度量S20、S21、S22 与S23。比较器411比较路径度量S20及S21，并根据其比较结果输出第一决策比特P0;比 较器412比较路径度量S22及S23，并根据其比较结果输出第二决策比特P1。第一决策比 特PO控制选择器421以选择路径度量S20及S21中的一个作为路径度量ΡΜ0，以及第二决 策比特Pl控制选择器422以选择路径度量S22及S23中的一个作为路径度量PMl。第一决 策比特PO及第二决策比特Pl被发送到幸存路径存储器76。图5是幸存路径存储器的示意 图。如图5所示，幸存路径存储器76包含多个选择器级(路径)，每级可包含至少两个选择 器611及612与至少两个缓冲器601及602。起初，第一选择器级接收逻辑高信号“ 1”及逻 辑低信号“0”，且第一级中的每一选择器分别选择逻辑信号的一个，作为将发送到对应缓冲 器601/602的输出逻辑信号，其中上述选择是基于第一决策比特PO及第二决策比特Pl作 出。具体地，基于第一决策比特P0，第一级中的选择器611选择逻辑高信号“1”或逻辑低信 号“0”作为将储存在缓冲器601中的输出逻辑信号。类似地，基于第二决策比特P1，第一 级中的选择器612选择逻辑高信号“1”或逻辑低信号“0”作为将储存在缓冲器602中的输 出逻辑信号。储存在第一级中的缓冲器601及缓冲器602的逻辑信号被作为第二级的输入 逻辑信号。然后第二级以与第一级相同本文档来自技高网...

【技术保护点】
１．一种错误校正装置，用于通过使用维特比算法解码输入信号以产生维特比解码信号，该错误校正装置包含：擦除单元，用于根据该维特比算法中多个路径度量的至少一个路径度量差产生至少一个逻辑信号，并产生擦除信息，其中该擦除信息表示该维特比解码信号的至少一个位置的数据可靠性；以及解码器，用于根据该擦除信息解码该维特比解码信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：游志青，刘碧海，林郁轩，吴昌隆，陈宏庆，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]