The invention discloses a method for manufacturing model has super junction semiconductor device extension groove, through several times of injection, etching epitaxial extension groove and filling insulating medium and flat, after the formation of the active layer and the electrode process steps, the realization of a new super junction structure and super junction semiconductor device manufacturing process. Compared with the prior art, the invention has the following advantages: first, can form a narrow and high concentration of P or N column column, to reduce the resistance; second, can ensure that the groove gate bottom and body region interface flush or slightly below the interface area, so as to improve the breakdown voltage, and reduce the gate the source and gate drain capacitance; third, do not need complex mask, avoid the small angle effect of injection process on the channel region; fourth, avoid extending slot filling and planarization, trench gate production and flattening the adverse effects on the body region, has formed the body contact region and the source region.
【技术实现步骤摘要】
本专利技术涉及两种超结结构的制造方法和超结半导体器件的制造方法。
技术介绍
功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度 系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的 效率。器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而， 随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻( Λ,)增加，开态功耗增大，器件导通电阻t与击穿电压BV存在如下关系即:3Ι^5。随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导 通电阻下降受JFET (Junction field effect transistor)效应的限制已经达到极限。由 于UMOS (U-type trench MOS, U型沟槽M0S)具有无JFET效应及高沟道密度的优势，随着 工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用 时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。1988年飞利浦美国公司的D. J. Coe申请美国专利US4754310 (...
【技术保护点】
１．一种具有延伸沟槽的超结半导体器件的制造方法，其特征在于包括如下步骤：ａ、在半导体衬底上外延形成第一导电类型的半导体漂移层，在第一导电类型的半导体漂移层上选择性离子注入，使第一导电类型的半导体漂移层局部形成与第一导电类型相反的第二导电类型的半导体漂移层；采用相同的掩模板，多次重复上述外延和离子注入工艺，之后进行退火，使多次注入形成的第二导电类型的半导体漂移层纵向连接在一起，从而形成交替的第一导电类型的半导体漂移区和第二导电类型的半导体漂移区，所述第一导电类型的半导体漂移区与相邻的第二导电类型的半导体漂移区形成超结结构，构成器件的漂移区；ｂ、在所述第二导电类型的半导体漂移区...
【技术特征摘要】
【专利技术属性】
技术研发人员：罗小蓉，王元刚，姚国亮，雷天飞，葛瑞，陈曦，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90
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