存储器元件的堆叠电容器及其制造方法技术

本发明专利技术提供一种存储器元件的堆叠电容器及其制造方法，其中制造方法包括提供一基底；形成一包括多个第一开口的图形化牺牲层于基底上方；顺应性形成一第一导电层于图形化牺牲层上且填入上述第一开口中；形成一第二导电层于第一导电层上，密封上述第一开口，且于上述第一开口中形成空隙（ｖｏｉｄ）；移除部分第一导电层和第二导电层至暴露图形化牺牲层；及移除至少部分图形化牺牲层，以形成多个下晶胞板（ｂｏｔｔｏｍ　ｃｅｌｌ　ｐｌａｔｅ）。本发明专利技术在形成下晶胞板时同样不需要沉积厚的导电膜。因此，本发明专利技术可减少例如对位错误等芯片弯曲和应力等相关问题。更进一步，本发明专利技术可提供较高的产量和较低的成本。

Stacked capacitor of memory element and manufacturing method thereof

The present invention provides a memory element stacked capacitor and its manufacturing method, the manufacturing method includes providing a substrate; forming a first opening comprises a plurality of patterned sacrificial layer on a substrate; forming a first conductive layer adaptation to graphical sacrifice layer and filling the first opening; forming a second conductive layer on the first conductive layer, sealing the first openings, and voids formed in the first opening (void); to remove part of the first conductive layer and the second conductive layer to expose patterned sacrificial layer; and removing at least a portion of the graphical sacrificial layer to form a plurality of lower plate (bottom cell plate) cell. The invention also does not need to deposit a thick conductive film when the lower cell plate is formed. Therefore, the invention can reduce the problems of chip bending and stress, such as alignment errors, etc.. Furthermore, the present invention can provide higher yield and lower cost.

【技术实现步骤摘要】

本专利技术涉及一种半导体元件的制作方法，特别涉及一种的存储器元件的电容器的 制作方法。
技术介绍
随着随机动态存储器(DRAM)记忆晶胞密度持续的增加，减少的晶胞区域要维持 足够的高存储电容遇到挑战，此外，晶胞区域持续的减少。增加晶胞电容的主要方法是经由 晶胞结构技术，此技术包括形成三维的晶胞电容器，例如沟槽式或堆叠式电容器。更甚者， 电容器结构可分为圆柱形(cylindertype)或基柱形(pedestal type)。
技术实现思路
本专利技术提供一种形成存储器元件的堆叠电容器的方法，包括提供一基底；形成一 包括多个第一开口的图形化牺牲层于基底上方；顺应性形成一第一导电层于图形化牺牲层 上且填入上述第一开口中；形成一第二导电层于第一导电层上，密封上述第一开口，且于上 述第一开口中形成空隙(void)；移除部分第一导电层和第二导电层至暴露图形化牺牲层； 及移除至少部分图形化牺牲层，以形成多个下晶胞板(bottom cell plate)。本专利技术提供一种存储器元件的堆叠电容器，包括一下晶胞板，其中包括一空隙，其 中下晶胞板的顶部部分和侧壁部分由不同沉积方法形成，因此，下晶胞板的顶部部分和侧 壁部分具有不同的晶格方向；一电容介电层，位于下晶胞板上；及一上晶胞板，位于电容介 电层上。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配 合所附附图，作详细说明如下。本专利技术在形成下晶胞板时同样不需要沉积厚的导电膜。因此，本专利技术可减少例如 对位错误等芯片弯曲和应力等相关问题。更进一步，本专利技术可提供较高的产量和较低的成 本。附图说明图IA 图ID显示形成一存储器元件电容器的下晶胞板(bottom cell plate)的 剖面图。图2A 图2G描述本专利技术一实施例形成存储器元件的堆叠电容器的方法。图3A 图3J描述本专利技术另一实施例形成存储器元件的堆叠电容器的方法。图4显示本专利技术一实施例存储器元件在间隙壁蚀刻后的平面图。图3G显示沿图4A-A’剖面线的剖面图。图3H显示沿图4B-B，剖面线的剖面图。图5显示本专利技术一实施例存储器元件在下牺牲层移除后的平面图。图31显示沿图5A-A’剖面线的剖面图。图3J显示沿图5B-B，剖面线的剖面图。并且，上述附图中的附图标记说明如下102 基底；104 氧化层；106 氮化层；108 图形化牺牲氧化层；109 开口；110 氮化钛层；112 下晶胞板；202 基底；204 第一介电层；206 第二介电层；208 牺牲层；210 开口；212 第一导电层；214 第二导电层；215 空隙;216 下晶胞板；218 电容介电层；220 第三导电层；302 基底；304 第一介电层；306 第二介电层；308 下牺牲层；310 上牺牲层；311 牺牲层；312 开口；314 第一导电层；316 第二导电层；317 空隙；318 基柱形容器；320 开口；322 间隙壁层；324 栅格；326 开口。具体实施例方式图IA 图ID显示形成一存储器元件电容器的下晶胞板的剖面图，其中专利技术人发 现该方法存在些许问题，并会在以下叙述将问题描述出来。请参照图1A，提供一基底102，一氧化层104和一氮化层106形成于基底102上。一包括多个开口 109的图形化牺牲氧化 层108形成于氮化层106上。请参照图1B，一氮化钛层110形成于图形化牺牲氧化层108 上，且通过原子层沉积法(ALD)填入上述开口 109中。值得注意的是，沉积的氮化钛层110 厚度需大于1/2F (feature)以形成下晶胞板。请参照图1C，进行一化学机械研磨法，移除 超出图形化牺牲氧化层108的部分氮化钛层110，使氮化钛层110和图形化牺牲氧化层108 形成一平坦表面。请参照图1D，进行回蚀刻工艺，移除图形化牺牲氧化层108，形成多个基 柱形下晶胞板112。如上所述，氮化钛层110必须有足够厚的厚度，然而，厚的氮化钛层110 会造成芯片弯曲的问题，且会使成本增加，降低产出。 根据上述问题，以下根据图2A 图2G描述本专利技术一实施例形成存储器元件的堆 叠电容器的新颖方法。首先，请参照图2A，提供一基底202。在本实施例中，基底202可以 是半导体基底，例如包括硅块材、多晶硅或绝缘层上有硅(SOI)，基底202较佳是硅基底。一 第一介电层204 (较佳为氧化硅层)形成于基底202上，一第二介电层206 (较佳为氮化硅 层)形成于第一介电层204上，一牺牲层208 (较佳为氧化硅层)形成于第二介电层206上。 第一介电层204、第二介电层206和牺牲层208可以是采用化学气相沉积工艺形成。请参照 图2B，进行微影和蚀刻工艺，图形化牺牲层208，以形成多个开口 210。值得注意的是，牺牲 层208较佳的，与第二介电层206有高的蚀刻选择比，如此用来形成开口 210的蚀刻工艺可 停止在第二介电层206上。以下的叙述描述电容器(container)的形成。请参照图2C，顺 应性的形成一第一导电层212于牺牲层208上，且填入开口 210中。第一导电层212较佳 包括氮化钛、钌或钨，第一导电层212的厚度以薄为较佳(例如8 lOnm)，第一导电层212 可以原子层沉积法形成。之后，进行本实施例一重要特征，如图2D所示，沉积一第二导电层 214于第一导电层212上，密封上述开口 210。第二导电层214较佳以下述沉积方法形成 沉积的薄膜会聚集在牺牲层208的开口 210的顶部部分和底部部分，以密封上述开口 210。 在本实施例中，第二导电层214较佳以物理气相沉积法(PVD)形成，其工艺参数较佳如下 压力为0. 1 IOmTorr,温度为25 250°C，功率为200 6000W。如图2D所示，由于开口 210被第二导电层214密封，每个开口会形成对应的空隙215 (void)，另外，由于第一导电层 212和第二导电层214由不同的沉积方法形成，这两个薄膜212、214会有不同的结晶方向。 请参照图2E，进行一化学机械研磨法，移除超出牺牲层208的部分第一导电层212和第二导 电层214，因此，暴露牺牲层208的顶部表面。之后，请参照图2F，移除牺牲层208，形成下晶 胞板216，由于牺牲层208由氧化硅所组成，其可通过浸泡含氟化氢的溶液移除。请参照图 2G，形成一电容介电层218于下晶胞板上，电容介电层218可包括氧化硅、氮化硅、氮氧化硅 或高介电常数材料(例如介电常数K大于8的材料)。电容介电层218较佳由高介电常数 材料所组成，高介电常数材料可包括(但不限定于)氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝 (Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氮氧化锆(&0N)、氮 氧化铪(HfON)、硅酸锆(&Si04)或上述的组合。之后，形成一第三导电层220 (较佳包括氮 化钛、钌或钨)于电容介电层218上，以形成一上晶胞板。根据上述，本实施例制作一存储 器元件的堆叠电容器晶胞。由于本实施例在制作下晶胞板时使用两道步骤形成两个薄膜， 本实施例在形成下晶胞板时不需要沉积厚的导电膜。因此，本专利技术实施例的技术可减少例 如对位错本文档来自技高网...

【技术保护点】
１．一种形成存储器元件的堆叠电容器的方法，包括以下步骤：提供一基底；形成一包括多个第一开口的图形化牺牲层于该基底上方；顺应性形成一第一导电层于该图形化牺牲层上且填入所述多个第一开口中；形成一第二导电层于该第一导电层上，密封所述多个第一开口，且于所述多个第一开口中形成空隙；移除部分该第一导电层和第二导电层至暴露该图形化牺牲层；及移除至少部分该图形化牺牲层，以形成多个下晶胞板。

【技术特征摘要】
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【专利技术属性】
技术研发人员：聂鑫誉，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]