一种IIC总线扩展系统结构技术方案

本实用新型专利技术公开了一种ＩＩＣ总线扩展系统结构，包括ＣＰＵ，以及和所述ＣＰＵ连接的多个受控设备，所述ＣＰＵ与受控设备间连接有时钟控制器，所述时钟控制器可以为ＣＰＬＤ芯片或者ＦＰＧＡ逻辑器件。更好的是，所述ＣＰＵ上设有ＩＩＣ总线，所述ＩＩＣ总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本实用新型专利技术减少了ＣＰＵ的ＧＰＩＯ使用，由于不需要花ＣＰＵ的时钟去模拟ＩＩＣ的时钟，能大大降低系统开销，提高效率。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电子
，尤其涉及一种IIC(Inter-Integrated Circuit, 即I20总线扩展系统结构。
技术介绍
在进行产品设计时，我们常常会用到IIC总线，IIC总线是CPU (Central Process Unit,中央处理单元)与外围设备的一个常用总线接口 ，常用于CPU与 慢速设备进行数据交互和一些快速设备的带外配置等。通常具备IIC接口的设备芯片，会有几个地址脚如A0和A1，在进行电路 设计时，通过将A0、 Al接高电平或低电平来实现DEVICE ID (设备ID)的 确定，这样就可以在IIC总线上挂接多个同一厂家的IIC的接口设备。但有时 候在一个产品中可能需要挂接很多个这样的设备，而AO， Al两个地址线最多 允许在IIC总线上挂接4个同一个厂家的设备，如果超过四个，IIC总线上就 无法进行设备身份的唯一识别，这时候设计人员的一般做法是通过CPU的 GPIO (General Purpose Input Output,通用输入输出)脚来模拟IIC控制器， 当用GPIO模拟时(IIC接口芯片假定是有A0、 Al两个脚)要挂接16个设备 需要两个驱动来实现， 一个是用IIC接口，最多只能挂接4个设备，其余用 GPIO，则需要8X2=16个GPIO接口。这样会带来驱动开发人员的工作量加大 (需要去模拟IIC总线控制器)和更多CPU的GPIO脚的使用(有时CPU无法提供这么多GPio脚)；当cpu在模拟nc接口时可能被高优先级的中断事 件打断而无法实现一个iic完整时序的模拟，从而带来系统的不稳定性。 综上可知，所述现有技术的nc总线扩展系统结构，在实际使用上显然存在不便与缺陷，所以有必要加以改进。
技术实现思路
针对上述的缺陷，本技术的目的在于提供一种nc总线扩展系统结构，其能够减少gpio的使用，同时降低了系统开销，提高了效率。为了实现上述目的，本技术提供一种nc总线扩展系统结构，包括cpu,以及和所述cpu连接的多个受控设备，所述cpu与所述受控设备之间连接有时钟控制器。根据本技术的nc总线扩展系统结构，所述cpu上设有nc总线，所 述nc总线包括数据线和同步时钟线。根据本技术的nc总线扩展系统结构，所述cpu上设有与所述时钟控制器相连接的gpio脚。根据本技术的nc总线扩展系统结构，所述时钟控制器包括时钟输入 和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述 受控设备连接。根据本技术的nc总线扩展系统结构，所述多个受控设备包括若干设 备组，每一个所述时钟输出与一个所述设备组连接。根据本技术的nc总线扩展系统结构，所述多个受控设备具有相同的设备id。根据本技术的nc总线扩展系统结构，所述数据线与所述受控设备连接。根据本技术的nc总线扩展系统结构，所述cpu还包括一个nc驱动 单元。根据本技术的nc总线扩展系统结构，所述时钟控制器为cpld芯片或者fpga逻辑器件。本技术nc总线扩展系统结构包括cpu，以及和所述cpu连接的多 个受控设备，所述cpu与受控设备间连接有时钟控制器，所述时钟控制器可以为cpld芯片或者fpga逻辑器件。所述cpu上设有iic总线，所述iic总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输 入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本技术减少了 cpu的gpio使用，由于不需要花cpu的时钟去模拟nc的时钟，能大大降低系统开销，提高效率。优选的， 应用了 cpu的nc控制器，nc的时钟电路完全由nc硬件控制器完成，不需 要耗cpu的时序，iic控制器和cpu是并行的，无需cpu干预，从而提高可靠性。附图说明图1是本技术一种IIC总线扩展系统结构的结构示意图； 图2是本技术的一个实施例的电路结构图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图 及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体 实施例仅仅用以解释本技术，并不用于限定本技术。图i示出了本技术一种nc总线扩展系统结构的结构图，包括cpu10，以及和CPU10连接的多个受控设备，包括受控设备l-n、受控设备2-n、 受控设备3-n和受控设备n-n(n为大于等于1，小于等于4的自然数)，如图1 所示，多个受控设备包括受控设备30、 31、 32……3N，在CPU 10与所述受 控设备间连接有时钟控制器11。cpu io上设有nc总线，所述nc总线包括数据线(sdl)和同步时钟线(SCL)。数据线(SDL)分别与受控设备l-n、受控设备2-n、受控设备3-n 和受控设备n-n等多个受控设备连接，同步时钟线(SCL)与时钟控制器11 连接。时钟控制器11包括时钟输入和多个时钟输出，时钟输入与CPU 10的 同步时钟线(SCL)连接，时钟输出与受控设备l-n、受控设备2-n、受控设备3-n 和受控设备n-n等多个受控设备连接。优选的，时钟控制器11为CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)芯片或 FPGA(Field—Programmable Gate Array,现场可编程门阵列)逻辑器件。受控设备l-n、受控设备2-n、受控设备3-n和受控设备n-n等多个受控设 备分别与CPU 10和时钟控制器11连接。由于CPU 10的IIC总线上连接的芯 片只能为同一型号，芯片厂家在生产芯片时给芯片的一个身份证号码，即设备 ID号，所以多个受控设备必须具有相同的设备ID。本技术IIC总线扩展系统结构还包括一个IIC驱动单元，该IIC驱动单元包括了驱动程序，用于对整个nc总线扩展系统结构进行驱动控制。通过对IIC总线时钟的控制，来实现对总线上具有相同设备ID的受控设备的分别控制，与传统的GPIO模拟IIC接口相比，可以减少CPUIO的GPIO使用，能大大减少驱动程序的开发工作量，能实现用一个驱动程序对多个芯片的控制，由于不需要花cpu 10的时钟去模拟nc的时钟，能大大降低系统开 销，提高效率。图2示出了本技术的一个实施例的电路结构,包括CPU 10，以及假定 只有A0、 Al地址的16个受控设备，CPU 10与受控设备间连接有用作时钟控 制器11的CPLD芯片21，也可以采用FPGA逻辑器件作为时钟控制器11。CPU 10上设有与时钟控制器11相连接的GPIO脚(GPIOl与GPI02)， CPU 10的数据线(SDL)分别与每个受控设备连接，同步时钟线(SCL)与 CPLD芯片21连接，作为CPLD芯片21的时钟输入。从图2中可以看出，16个受控设备包括四个设备组，DEVICEO-O、 DEVICE0-1、 DEVICE0-2和DEVICE0-3为一个设备组；DEVICE 1-0、 DEVICEl-l、 DEVICE 1-2和DEVICE 1-3为一个设备组；DEVICE2-0 、 DEVICE2-1、 DEVICE2-2和DEVICE2-3为一个设备组；DEVICE3-0 、 DEVICE3-1、 DEVIC本文档来自技高网...

【技术保护点】
一种ＩＩＣ总线扩展系统结构，包括ＣＰＵ，以及和所述ＣＰＵ连接的多个受控设备，其特征在于，所述ＣＰＵ与所述受控设备之间连接有时钟控制器。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭代兵，
申请(专利权)人：康佳集团股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]