ＳｙｓｔｅｍＣ系统级综合方法技术方案

一种ＳｙｓｔｅｍＣ系统级综合方法，以待综合ＳｙｓｔｅｍＣ非定时模型代码作为输入，找出一个异构多核片上系统结构，并生成实现所述异构多核片上系统硬件所需的寄存器传输级代码和能运行其上的软件代码。所述待综合ＳｙｓｔｅｍＣ非定时模型支持的ＳｙｓｔｅｍＣ语法，至少包括ＳｙｓｔｅｍＣ静态和动态进程语法建模相关语法、ＳｙｓｔｅｍＣ专有单元语法。所述ＳｙｓｔｅｍＣ系统级综合方法找出的异构多核片上系统的结构，由通信接口模块、运算加速模块、处理单元模块、ＳｙｓｔｅｍＣ专有单元模块及上述模块之间的片上网络互联和随机互联。所述的生成能软件代码的方法，针对每一个处理单元，将待综合ＳｙｓｔｅｍＣ非定时模型的相应进程的代码，翻译为在所述处理单元上运行的软件代码。本发明专利技术的系统级综合方法，较已有方法相比，有效的提高了集成电路的设计效率。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及一种从IEEE P1666标准SystemC语言非定时 模型获得等价异构多核片上系统所需寄存器传输级代码及其软件代码的电子系统级综合 方法。
技术介绍
片上系统是一个具备特定功能、服务于特定市场的软件和硅集成电路的混合体， 比如无线局域网基带芯片、便携式多媒体芯片、DVD播放机解码芯片等。片上系统产品的成 功关键在于在恰当的时间窗口提供令目标用户满意的性能和价格。在集成电路设计的各个阶段中，一个重要的环节称为综合。综合是在给定数字系 统行为描述以及要求满足的约束条件下，找出一个满足约束条件的算法最佳结构以实现该 数字系统行为。所述行为是指数字系统及其部件与外部环境的相互联系和作用。1985 年 Phil Moorby 专利技术了 Verilog 语言，1987 年 VHDL 成为 IEEE 标准。基于这 两种硬件描述语言来数字集成电路系统行为，使得组合逻辑能够和时序逻辑分开并单独优 化，进而出现了逻辑综合工具，如Synopsys公司的DesignCompiler。逻辑综合也被称作寄 存器传输级(Register Transfer Level, R本文档来自技高网...

【技术保护点】
１．一种ＳｙｓｔｅｍＣ系统级综合方法，其特征在于，该方法包括以下步骤：以待综合ＳｙｓｔｅｍＣ非定时模型代码为输入，找出一个异构多核片上系统，生成所述异构多核片上系统的寄存器传输级代码和能运行在多核片上系统上的软件代码。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈曦，冯志华，
申请(专利权)人：陈曦，
类型：发明
国别省市：11[中国|北京]