多级闪存的系统性纠错技术方案

根据本发明专利技术的示例性实施例，在读取多级闪存时，多级闪存使用系统性错误的纠错。纠错包括ｉ）检测每个系统性错误，ｉｉ）反馈系统性错误至存储器内的电路，以及ｉｉｉ）随后在电路内调节以校正在多级闪存的输出信号中的系统性错误。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器电路，以及更具体地涉及闪存装置中的纠错。技术背景 例如USB-端口大容量闪存装置、SD卡、XD卡以及紧凑型闪存卡的高密度闪存通常 使用先进的错误保护/校正数据处理，例如BCH(Bose，Ray-Chaudhuri，Hocquenhem)以及 Reed-Soloman纠错码，用于校正从闪存内读取的缺陷或错误的位。高密度闪存通常被限制 在大约8千兆的最大容量。高密度闪存技术的发展导致每个芯片有更多的存储单元、存储 大于2个二进制位信息的存储单元，以及更加复杂的纠错技术。单级存储器存储单元(SLC)包括被表示为两个存储电荷电平之一的单个二进制 位信息。当从闪存中读取数据时，读出放大器检测存储在闪存单元中的电荷数量。读出放 大器通常基于所检测到的电荷电平来产生数字输出值，但是某些读出放大器可能产生模拟 输出值。图IA示出了现有技术的SLC闪存100，其具有存储阵列101以及读出放大器单元 102。SLC闪存100在被寻址并被读取时产生数字输出值。存储阵列101包括被特定行驱 动器(图中未示出)寻址的SLC闪存单元103。读出放大器单元102包括i)读出放大器 104，其感测存储在特定SLC中的电荷，以及ii)列解码器105 (或数字多路复用器)，基于读 出放大器104中相应的一个的输出和唯一列地址来提供特定二进制位值。闪存已经从包括单个二进制位(两级电荷存储)的SLC演变成包括多个信息位的 多级单元(MLC)。目前，MLC的通用实施方式包括2个二进制位信息，每个位对被表示为存 储在该单元中的四个可用离散电荷电平之一。存在多种技术来检测MLC的数据状态。对于能够以四个离散电平之一来存储两位 数据的MLC来说，一种技术是使用多个读出放大器，每个读出放大器能够在该单元中的四 个可能的电荷电平中的两个电平之间进行区分。与图IA中示出的SLC闪存具有与每列相 关联的一个读出放大器相反，如图IB的现有技术的MLC闪存110中所示的，多个读出放大 器与MLC闪存的每列相关联。MLC闪存110包括MLC存储阵列111的MLC闪存单元113，以及具有多个读出放大 器(MSA) 114的读出放大器单元112，以及列解码器115。表1示出了使用MSA的三个读出 放大器的两种示例性方法，在由列解码器115解码时，其根据MSA中的读出放大器输出电平 的逻辑组合产生输出2-位数据码(00，01，10，11)。表 1 MLC闪存的另一技术是使用一个读出放大器，其在时间顺序上在三个不同电平对 之间进行区分(顺序读出放大器)。与多级读出放大器方法相比，使用顺序读出放大器通常 导致例如在集成电路(IC)实施方式中的更小的面积。然而，因为读出是反复的，所以使用 顺序读出放大器花费更长的时间段来进行电平检测。图IC中示出了现有技术的顺序读出 放大器MLC闪存120。顺序读出放大器MLC闪存120包括具有MLC 123的MLC存储单元阵 列121，以及具有顺序读出放大器(SSA) 124的读出放大器单元122，以及控制逻辑126。SSA 124被设计用于MLC 123中的不同电荷电平的顺序区分，以及控制逻辑126控制读出放大器 的时间顺序。闪存单元通过在闪存单元中如下存储电荷来存储数据。在写操作期间，电子被注 入单元中的电荷存储结构或从电荷存储结构中被抽取出。主要使用具有与所存储的电荷成 比例的阈值电压的MOSFET(金属氧化物半导体场效应晶体管)晶体管实现该单元。如果 MOSFET是N-沟道晶体管，则所存储的负电荷的数量越大，阈值电压越高。如果MOSFET是 P-沟道晶体管，则所存储的负电荷的数量越大，阈值电压越低。在MLC单元中，存在2N个电 荷存储电平(CLS)，其中N是存储在单元中的位的数量(例如，如果N = 2，则CSL = 4，以及 如果N = 4，则CSL= 16)。闪存单元中的两种常用类型的电荷存储结构现已商业生产。最 常用的是浮置多晶硅栅结构。电荷存储在完全被电介质材料围绕的导电多晶硅栅上。稍不 常用的电荷存储结构是氧化物-氮化物-氧化物(ONO)栅电介质结构，其中，电荷被保留在 非导电电介质结构中。 在任一情况下，围绕电荷存储结构的电介质材料理想情况下可以防止电荷在任何 情况下泄漏出或泄漏至电荷存储结构。然而，在实践中，电荷以取决于结构的物理和电特性 的速度泄漏。为了具有高质量的闪存单元，电荷损失或增益的速度应该非常低(例如以年 来测量)。在此使用术语“电荷漂移”来表示电荷泄漏出或泄漏至单元的电荷存储结构。单 元阈值电压随着电荷泄漏出或泄漏至电荷存储结构而缓慢地上移或下移，并且在此使用术 语“阈值漂移”来表示与电荷漂移相关联的阈值电压的变化。
技术实现思路
在一个实施例中，本专利技术通过从MLC存储器中读取校准数据并将所读取的校正数 据与正确的校正数据进行比较来对从多级单元(MLC)存储器中读取的数据中的系统性错 误进行纠错。基于比较结果在所读取的校正数据中检测系统性错误，以及检测系统性错误的漂移。基于所确定的漂移产生一个或多个反馈信号以校正该漂移。 附图说明本专利技术的其他方面、特征以及优点将由下面的具体描述、所附权利要求以及附图 而更加完全显而易见，附图中相同的参考标号表示类似或相同的元件。图IA示出了现有技术的单级存储器存储单元(SLC)闪存；图IB示出了现有技术的多级存储器存储单元(MLC)闪存； 图IC示出了现有技术的顺序读出放大器MLC闪存；图2示出了使用本专利技术的示例性实施例的多级闪存核心；以及图3示出了由图2的多级闪存核心使用的错误保护的示例性方法。具体实施例方式根据本专利技术的示例性实施例，在读取多级闪存时，多级闪存使用系统性错误的纠 错，其中纠错包括i)检测每个系统性错误， )反馈系统性错误至存储器中的电路，以及 iii)在该该电路中随后调节以使得在多级闪存的输出信号中进行系统性错误的校正。图2 示出了使用本专利技术的示例性实施例的多级闪存200。对于所描述的图2的实施例，示出了具 有模拟输出的闪存结构(例如，模拟多路复用器输出)，但是本专利技术不局限于此，并且可以 被应用于各种闪存结构，例如，参考图IB和图IC所描述那些闪存结构(例如数字多路复用 器输出)。多级闪存200包括存储器阵列201的多级单元(MLC) 203，以及具有单个读出放大 器(SSA) 204的读出放大器单元202，其中每个SSA 204与MLC闪存单元的列相关联。每个 SSA 204产生与被读取的相关联其中一个MLC 203内的电荷电平成比例的模拟输出值。模 拟输出形成在时间顺序上被模拟多路复用器205组合的系列读出放大器输出值，以产生表 示被写入一组MLC闪存单元203的多级数据的连续模拟波形。行驱动块206包括用于存储 阵列201的行驱动器，其被用于在写数据或读数据时电驱动MLC 203的行。根据本专利技术的示例性实施例，多级闪存200还包括纠错控制电路(ECCC) 207，以及 错误处理器208。ECCC 207和错误处理器208的操作在下面进行描述。在MLC单元中，在具有数字输出的存储器(例如图IB和IC中示出的存储器)中， 相对小的电荷泄漏以及相关联的阈值改变，使得读出放大器的输出从一个二进制数漂移至 相邻或相近的二进制本文档来自技高网...

【技术保护点】
一种对从多级单元ＭＬＣ存储器读取的数据中的系统性错误进行纠错的方法，所述方法包括以下步骤：从所述ＭＬＣ存储器读取校准数据；将所读取的校准数据与正确的校准数据进行比较；基于所述比较在所读取的校准数据中检测系统性错误；确定所述系统性错误的漂移；基于所确定的漂移产生一个或多个反馈信号；以及基于所述一个或多个反馈信号校正所述漂移。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：RA柯勒，RJ麦克帕特兰德，WE沃纳，
申请(专利权)人：艾格瑞系统有限公司，
类型：发明
国别省市：US[美国]