能容忍工艺变化的存储器设计制造技术

本发明专利技术揭示用于设计能容忍工艺变化的存储器的方法及系统。将存储器电路划分为若干功能块。针对所述功能块中的每一者计算统计分布。随后，将每一块的所述分布进行组合以检验电路的可信性。如果所述电路满足预定的合格率，那么所述可信性通过检验。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及半导体设计。更特定来说，本专利技术的实施例涉及存储器设计 方法及系统。
技术介绍
工艺技术縮放已帮助实现包括许多类型的核心以实施复杂的功能性的芯片上系 统(SoC)。根据国际半导体技术蓝图(ITRS)，存储器占据这些SoC的日益增长的 大的部分且预期此趋势会继续。各种存储器类型(例如，SRAM、 DRAM及/或快闪存 储器)已嵌入到SoC中。SRAM是占优势的嵌入式存储器，因为其可容易地与标准 CMOS工艺技术集成在一起。工艺技术缩放因随机掺杂波动、阱邻近效应(WPE)及栅极线边缘粗糙度(LER) 而增加工艺变化。所述工艺变化导致电路特性的显著变化且使其难以对整个电路的行 为建模。因此，由于增加的处理变化，估计电路性能在亚-100nm工艺节点处变得非常 重要。过分保守的设计余量将增加复杂性、设计精力及成本。另一方面，对工艺变化 的低估将导致的受到损害的性能或甚至功能故障。工艺变化通常划分为两个类别裸片间变化及裸片内变化。在裸片间变化的情况 下，裸片中的所有晶体管的工艺参数向一个方向移位相同的量。常规设计角点模拟方 法(即，慢、典型及快)可覆盖此种同时移位。另一方面，裸片内变化可导致工艺参 数移位对于裸片中的每一晶体管在不同方向上变化，此导致晶体管之间的工艺参数不 匹配。因此，可使用统计模拟来表征裸片内变化。所述裸片内变换包括系统变化及随 机变化。因随机掺杂波动而产生的阈值电压(^)不匹配是随机变化的显著来源。由 于在纳米级工艺技术中，有限数量的掺杂原子在极小的MOSFET沟道区域中，因此随 机掺杂波动导致成为裸片内变化的显著部分的严重阈值变化。所述阈值电压不匹配与晶体管面积(宽x长)的平方根成反比。由于使用技术縮放减小了存储器单元大小以保持高阵列效率，因此阈值电压不匹配已成为存储器设计 中具挑战性的问题。根据工艺变化的存储器故障通常可分类为1)读取稳定性故障， 2)写入故障，3)保存故障，及4)读取存取故障。可将读取稳定性故障及保存故障 视为主要因为存储器单元中的晶体管之间的阈值电压不匹配。写入故障可由单元中的 阈值电压不匹配及窄字线脉冲宽度导致。在读取存取故障中涉及平均位单元读取电流(Am)的变化、感测放大器启用时 间的变化及感测放大器偏移电压(^^_m)。读取存取故障概率模型概述于S. 穆霍帕德亚(S. Mukhopadhyay)等人的"用于纳米级CMOS中的合格率增强的故障 概率建模及SRAM阵列的统计设计(Modeling of Failure Probability and Statistical Designof SRAM Array for Yield Enhancement in Nanoscaled CMOS)"，关于集成电路 及系统的计算机辅助设计的IEEE期刊，第24巻，第12号，第1859-1880页，2005 年12月中，其全部内容并入本文中。所提出的模型使用固定的K(m，从而忽略 的统计分布。另外，不考虑^￡的变化。^￡及^^—m的分布说明于R.希尔德(R. Heald) 等人的"亚-100nm SRAM设计的可变性(Variability in Sub-100nm SRAM Designs)"， 关于计算机辅助设计的IEEE/ACM国际会议，第347-352页，2004年11月12日中， 其全部内容并入本文中。然而，尚未以组合使用Ara、 &￡及Fw一^的统计分布来优化 存储器架构。B.阿姆如特(B.Amrutur)等人的"用于字线的复制技术及低功率SRAM中的感 湖!l控制(A Replica Technique for "Word Line and Sense Control in Low-Power SRAMs)"， 固态电路IEEE期刊，第33巻，第8号，第1208-1219页，1998年8月强调使用统计 模拟的感测放大器优化以增加感测余量，其全部内容以引用方式并入本文中。在S.拉 维特(S.Lovett)等人的文章"静态RAM存储器阵列感测放大器设计的合格率及匹配 日音示(Yield and Matching Implications for Static RAM Memory Array Sense-Amplifier Design)"，固态电路IEEE期刊，第35巻，第8号，第1200-1204页，2000年8月 提出根据感测放大器的数量的阈值电压不匹配的标准偏差的适当数量，其全部内容以 引用方式并入本文中。具有阈值电压的标准偏差的合格率估计模型呈提供于T.鹏(T. Peng)的文章"在高密度SRAM感测放大器设计中应模拟多少不匹配(How much Mismatch Should be Simulated in the High Density SRAM Sense Amplifier Design)"， IEEE年度国际可靠性物理学讨论会，第672-673页，2005年4月中，其全部内容以引 用方式并入本文中。尽管已分析存储器设计中的工艺变化的个别方面，但常规方法不能够组合位单元 读取电流的变化、启用感测放大器的位线追踪路径的延迟的变化及感测放大器偏移电 压来实现能容忍工艺变化的存储器设计及用于能容忍工艺变化的存储器设计的设计方 法。
技术实现思路
6本专利技术的实例性实施例涉及用于针对深亚微米技术中的工艺变化的能容忍工艺 变化的存储器设计的系统及方法。相应地，本专利技术的实施例可包括用于设计存储器的方法，其包含将电路划分为 功能块；确定所述功能块中的每一者的统计分布，其中所述统计分布基于工艺变化参 数；及组合每一块的统计分布以检验所述电路的可信性，其中如果所述电路满足所需 的合格率，那么所述可信性通过检验。本专利技术的另一实施例可包括体现用于设计能容忍工艺变化的存储器的方法的计 算机可读媒体，所述方法包含将电路划分为功能块；确定所述功能块中的每一者的 统计分布，其中所述统计分布基于工艺变化参数；及组合每一块的统计分布以检验所 述电路的可信性，其中如果所述电路满足所需的合格率，那么所述可信性通过检验。附图说明由于当结合附图考虑时参照以下详细说明更好地了解本专利技术的实施例及其许多 伴随优点，因此将容易地获得对本专利技术的实施例及其伴随优点的更完整了解，其中提 供所述附图仅出于图解说明的目的而非限定本专利技术。图1是静态随机存取存储器(SRAM)的读取电路的框图。 图2是图解说明用以实现目标合格率的工艺西格玛对存储器大小的图表。 图3是图解说明感测放大器偏移及位线分离分布的固定角点分析的图表。 图4是图解说明位线分离电压的平均值及标准偏差对位线放电时间的图表。 图5A及5B是分别图解说明感测放大器输入处的真实电压分布及理想电压分布 的图表。图6是图解说明位线分离的偏斜高斯拟合的图表。图7是图解说明针对特定平均放电时间感测放大器偏移电压与追踪方案设计之间 的设计折衷。图8是图解说明感测放大器偏移的分布的图表。图9是图解说明对数尺度上的感测放大器偏移的累积分布函数(cdf)的图表。 图10是图解说明感测放大器偏移的3-西格玛点与感测放大器输入的4-西格玛的 比较的图表。图11是图解说明用于设计能容忍工艺变化的存储器的方法的流程图。 图12是图解说明用本文档来自技高网...

【技术保护点】
一种用于设计存储器的方法，其包含：　将电路划分为若干功能块；　确定所述功能块中的每一者的统计分布，其中所述统计分布是基于若干工艺变化参数；及　将每一块的所述统计分布进行组合以检验所述电路的可信性，其中如果所述电路满足预定的 合格率，那么所述可信性通过检验。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：金圣克，杨赛森，儒辛宇，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]