本发明专利技术公开了一种在衬底中或衬底上的至少一个器件层中形成图案的方法，该方法包括：给该器件层涂上第一光致抗蚀剂层；用第一掩模来曝光第一光致抗蚀剂；对第一光致抗蚀剂层进行显影，以在衬底上形成第一图案；给衬底涂上保护层；对保护层进行处理，使得与第一光致抗蚀剂接触的区域发生变化，从而提供实质上不受后续曝光和／或显影步骤影响的发生了变化的保护层；给衬底涂上第二光致抗蚀剂层；采用第二掩模来曝光第二光致抗蚀剂层；以及对第二光致抗蚀剂掩模进行显影以在衬底上形成第二图案，而不会显著地影响第一光致抗蚀剂层中的第一图案，其中第一和第二图案共同定义了交错的特征，其空间频率大于第一和第二图案中的每个图案分别定义的特征的空间频率。该工艺可尤其用于定义ｆｉｎＦＥＴ器件的源极、漏极和鳍片特征，该ｆｉｎＦＥＴ器件的特征尺寸比用现有的光刻工具能获得的小。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路制造，尤其涉及用于增大使用光刻技术定 义的特征空间的密度的技术。
技术介绍
为了在集成电路制造中获得较高的器件密度，要求光刻处理印 刷越来越小的特征尺寸及特征之间的间距。在本领域中已知几种用以 将光刻处理的范围延伸到越来越小特征尺寸和间距的方法。一种方法是将用于对所使用的光致抗蚀剂进行曝光及形成图案的辐射波长降低到深紫外(DUV)、远紫夕卜(FUV)或极紫外(EUV) 范围。可以认为，DUV光谱指的是300nm以下的波长，FUV光谱指的 是200皿以下的波长，EUV光谱指的是31nm以下的波长(尤其包含 13.5nm波长)。这要求用于执行光刻的设备发生根本且昂贵的变化， 并且对于某些类型的集成也路来说，特征本身可能不足以决定所需要 的特征尺寸。另外，特别适于在DUV、 FUV和EUV范围中的一个或多 个范围中工作的光致抗蚀剂有时会导致其他重大限制。另一种在本领域中已经提出的用以降低光刻处理能获得的特征 间距的方法是在定义位于曝光并显影后的光致抗蚀剂下面的一个层 或多个层中的特征之前，对光致抗蚀剂进行多次曝光。例如，如US 5686223中所描述的一样，给要在其中或其上定义特征的衬底涂上第 一抗蚀剂，用第一掩模进行曝光以及进行显影，来产生光致抗蚀剂中 的第一图案。然后对第一光致抗蚀剂图案进行坚膜(stabilize)。 给该衬底涂上第二光致抗蚀剂、用第二掩模进行曝光和显影，以产生光致抗蚀剂中的第二图案。可对第一图案和第二图案进行选择，使得 每个图案具有间距为最终所需间距的二倍的特征，从而组合的图案在期望间距处提供了交错的特征。然后可处理(例如蚀刻)衬底中没有被第一和第二光致抗蚀剂图案保护的区域，从而在每个光刻掩模的一 半间距处定义期望的特征。当然，必须对第一光致抗蚀剂图案进行坚膜，使得它实质上不 受第二光致抗蚀剂的曝光和显影步骤的影响，否则它可能会与第二光致抗蚀剂一起被再次至少部分地被曝光和显影掉。US 5686223提出 了使用波长范围为200nm至400nm内的DUV曝光来对形成图案的第一 光致抗蚀剂进行坚膜。该技术因此不易于与特别适于在DUV、 FUV和/ 或EUV范围工作的光致抗蚀剂兼容。
技术实现思路
本专利技术提供 一 种对光致抗蚀剂层两次形成图案(double patterning)的改进工艺，使得能在衬底上定义比用单掩模能实现的 空间频率更高(例如间距更小)的特征。根据另一方面，本专利技术提供了一种在至少一个器件层中或在衬 底上形成图案的方法，该方法包括以下步骤a) 给器件层(10)涂上第一光致抗蚀剂层(11);b) 采用第一掩模来对第一光致抗蚀剂进行曝光；c) 对第一光致抗蚀剂层进行显影，以在衬底上形成第一图案 (12);d) 给衬底涂上保护层(13);e) 处理保护层，使得与第一光致抗蚀剂(11)接触的区域发生 变化，以使发生了变化的保护层实质上不受后续曝光和/或显影步骤 影响；f) 给衬底涂上第二光致抗蚀剂层(16);g) 采用第二掩模来曝光第二光致抗蚀剂层；以及h) 对第二光致抗蚀剂层(16)进行显影，以在不显著地影响第 一光致抗蚀剂层中的第一图案(12)的情况下，在衬底上形成第二图 案(17)，i) 其中第一和第二图案(12， 17)共同定义了交错的特征，这 些交错的特征比在第一图案和第二图案的每个中分别定义的特征具有更大的空间频率。 附图说明现在将通过示例并参照附图描述本专利技术的实施例，其中图1-1至1-8包括一套图示两次形成图案工艺的示意截面图2是适于使用图l的工艺来制造的finFET器件的示意透视图； 图3是衬底上的一对反相结构的互补finFET器件的示意平面图，在其左侧示出了其等效电路图4A示出适于定义图3的finFET结构的特征的传统光刻掩模； 图4B示出采用现有技术工艺的使用图4A的掩模来定义的特征在受到光学邻近效应时的显微镜照片；图5A和5B示出适于用来定义图3的finFET结构的特征的两次形成图案工艺的第 一 和第二光刻掩模；图5C示出用两次形成图案工艺采用图5A和5B的掩模所产生的蚀刻剂图案； 图6A是衬底上的其鳍片以第一空间频率被间隔开的一对互补 finFET器件的示意平面图6B是衬底上的其鳍片以第二空间频率被间隔开的一对互补 finFET器件的示意平面图，其中第二空间频率是图6A的器件的空间 频率的二倍；图7A和7B示出适于用于定义图6B的finFET结构的特征的两次形成图案工艺的第一和第二光刻掩模；以及图7C示出以两次形成图案工艺采用图7A和7B的掩模所产生的蚀刻剂图案。 具体实施例方式图1提供了表示两次形成图案技术的工艺序列的示意截面图。 图1-1示出了准备进行光刻处理的衬底的器件层10。在整个说明书 中，除非另外明确表示，否则表述"衬底"不仅表示原始(例如硅片) 衬底，也包括任何处于正在描述的工艺中直至相关点的经过后续沉积和/或定义的层。因此，图i-i的器件层IO可包括适于形成集成电路 的基础硅片或其他半导体晶片或其他裸衬底，或者例如出自早期光刻 步骤的被早期沉积和/或定义的层处理过的器件最上层。因此，应该理解的是器件层IO不必是平坦的，尤其是如果它包 括没有经过平坦化的早期被形成图案的层或者表面特征。如图1-2所示，例如采用传统的旋涂技术，给器件层10涂上第 一光致抗蚀剂层11。然后使用具有适合图案的光掩模来曝光第一光 致抗蚀剂层ll，并且对其进行显影，以洗掉光致抗蚀剂11中的不想要的部分，从而留下图l-3所示的衬底上的第一光致抗蚀剂图案12。 应该理解的是，光致抗蚀剂可以是正性或负性，从而图案12可以分另ij是所采用掩模的正像或负像。现在参照图l-4，给衬底涂上保护层13。保护层13可以是其物 理或化学性质能够在它与第一光致抗蚀剂层接触的区域发生适当变 化的任何材料，从而它在变化形式下变得基本上不受将要描述的第二 光致抗蚀剂层的后续曝光和/或显影步骤的影响。保护层13的适当材 料的示例包括JSR公司的CSX004、 AZ Electronic Materials USA 公司的RELACS 、 C1 ar i ant公司的WAS00M或其他化学收缩材料。能 够使用已失卩的适当旋涂技术来涂敷这些材料。在给衬底涂上保护层13后，优选地将衬底烘烤到保护层中与下 面的已形成图案的第一光致抗蚀剂12接触的区域(14)发生交联反 应的程度。表述"接触"包括足以引起交联过程的"极邻近"的情况， 从而在第一光致抗蚀剂图案12的顶部和侧壁形成保护盖。在优选的工艺中，根据所使用的材料，在适当的环境中烘烤保 护层13，优选地是在135。C至165匸范围的温度下进行烘烤，并且优 选地烘烤60至90秒或更长的时间。如图1-5所示，这会产生实质上 不受后续曝光和/或显影工艺影响的交联材料的保护盖15。在优选工 艺中，产生的保护盖的厚度在5mn至15mn的范围内，使得线条的厚 度为10nm至30服。因此，通过适当的显影剂能冲掉未发生反应的保 护层13，从而如图1-6所示，仅仅留下了具有保护盖15的第一光致 抗蚀剂图案12。如图1-7所示，然后，例如使用传统的旋涂技术给产生的衬底 涂上第二光致抗蚀剂层16。然后，使用具有适当图案的第二光掩模 来曝光第二本文档来自技高网...
【技术保护点】
一种在衬底中或者衬底上的至少一个器件层中形成图案的方法，该方法包括以下步骤： ａ）给该器件层（１０）涂上第一光致抗蚀剂层（１１）； ｂ）采用第一掩模来曝光第一光致抗蚀剂； ｃ）对第一光致抗蚀剂层进行显影，以在衬底上形成第一 图案（１２）； ｄ）给衬底涂上保护层（１３）； ｅ）处理保护层，使得在保护层与第一光致抗蚀剂（１１）接触的区域发生变化，以使发生了变化的保护层（１５）实质上不受后续曝光和／或显影步骤的影响； ｆ）给衬底涂上第二光致抗蚀剂层 （１６）； ｇ）采用第二掩模来曝光第二光致抗蚀剂层；以及 ｈ）对第二光致抗蚀剂层（１６）进行显影，以在衬底上形成第二图案（１７），而不会显著影响第一光致抗蚀剂层中的第一图案（１２）， ｉ）其中第一图案（１２）和第二图案（１ ７）共同定义了交错的特征，这些交错的特征比在第一图案和第二图案的每个中分别定义的特征具有更大的空间频率。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：阿尼亚莫妮克范利恩霍夫，彼得德克森，戴维范斯滕温克尔，马克范达尔，赫尔本多恩博斯，卡斯珀尤弗尔曼斯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。