具有自校正相位－数字传递函数的锁相环制造技术

一种锁相环包括相位－数字转换器部分以及新颖的校正部分。所述相位－数字转换器（ＰＤＣ）部分输出第一相位误差字流。所述新颖的校正部分接收所述第一相位误差字且产生供应到环路滤波器的第二相位误差字流。所述ＰＤＣ部分具有展现特定缺陷的相位－数字传递函数。在第一实例中，所述校正部分确定第一相位误差字对之间的平均差，且使用此平均差将所述第一相位误差字规格化，以校正归因于延迟元件传播延迟的改变而引起的ＰＤＣ部分传递函数斜率的改变。在第二实例中，所述校正部分校正ＰＤＣ部分传递函数中的增益失配。在第三实例中，所述校正部分校正ＰＤＣ部分传递函数中的偏移失配。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的实施例涉及全数字锁相环(ADPLL)中的相位-数字(PDC)转换器的传递 函数的校正。
技术介绍
锁相环用于许多应用中，包括用于蜂窝式电话接收器和发射器的本机振荡器中。 过去，大体上用模拟电路来实施如蜂窝式电话中所使用的此些锁相环。然而，最近已采用 锁相环的数字实施方案。这些锁相环通常被称为全数字锁相环(ADPLL)。存在若干种类的 ADPLL电路，包括(例如)所谓的相位-数字转换器PLL(PDC ADPLL)和所谓的时间-数字 PLL(TDC ADPLL)。图1 (现有技术)为TDC ADPLL 1的高级简化概念电路图。TDC ADPLL 1包含输出 数字调谐字流的环路滤波器2。数控振荡器(DCO) 3接收数字调谐字且输出对应信号HCLK， 所述对应信号HCLK的频率由数字调谐字确定。时间-数字转换器(TDC) 4接收HCLK信号以 及参考时钟FREF且输出相位误差字的分数部分。相位误差字指示FREF信号与HCLK信号之 间的相位误差。累加器5输出相位误差字的整数部分。加法器6将对应的整数部分与分数 部分相加以输出数字相位误差字流。数字相位误差字流被供应到环路滤波器2。当环路锁定 时，HCLK的相位锁定到参考时钟FREF的相位。关于TDC ADPLL的额外信息，参见Staszweski 等人题为“用于90-nm CMOS中的频率合成的1.3 ν 20 ps时间-数字转换器(1. 3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS)，，(关于电路禾口 系统II的IEEE学报，第53卷，第3期，2006年3月)的文章。图2 (现有技术)为图1的TDC 4的电路图。TDC 4包括反相器链7、相关联的触发 器集合8、解码器9和自校准规格化电路10-12。图3(现有技术)为说明信号FREF和HCLK 在其被供应到TDC4的输入时的波形图。图4(现有技术)为说明由沿反相器链7的对应反 相器输出的值Dl-DlO的波形图。在由波形图中的垂直虚线13指示的时间点处，触发器集 合8由信号FREF的上升沿计时。接着各个反相器的值作为字Q(1 10)并行输出到解码 器9。字Q(1 10)含有关于FREF的上升沿与HCLK的上升和下降沿之间的时间间隔的信 息。由解码器9解码字Q(1 10)以输出六位下降时间Atf和六位上升时间值Δ、。六 位下降时间值Atf指示HCLK的下降沿与FREF的上升沿之间的时间。六位上升时间值Δ、 指示HCLK的上升沿与FREF的上升沿之间的时间。如图2中所指示，在经乘法器12规格化 后，值Atf为TDC的输出OUT。如果经由反相器链的反相器的延迟归因于工艺、电压和/或 温度的变化而将改变，则所得值Δ、还将改变且相位-数字转换增益将改变。TDC因此自 校准以考虑由工艺、电压和温度(PVT)的改变而引起的反相器延迟变化。块10和11产生 供应到乘法器12以自校准△、值的流的值。图5 (现有技术)为相位-数字转换器全数字锁相环(PDC ADPLL)的一个电路拓 扑14的简化框图。在一个PDC ADPLL中，环路滤波器15将从相位-数字转换器16接收带 正负号的数字。然而，图2的TDC ADPLL拓扑不产生Δ t,值的正值和负值。此外，视环路分频器17所除的值而定，PDC ADPLL中的环路分频器17输出DIV_0UT的周期可比HCLK的周 期长许多倍(例如，一千倍)。提供足够长的延迟链以俘获DIV_0UT的整个高脉冲可能不能 实行且不切实际。此外，用于图2的TDC ADPLL中的技术包含将DCO输出信号HCLK供应到 反相器链中。如果DCO输出信号HCLK具有例如4GHz的高频率，则接收HCLK的延迟链的反 相器将以高频率切换。如果反相器为互补逻辑(CMOS)反相器，则电路的电流消耗将过高。 因此，图2的现有技术为不合意的且由于多个原因而不可有效地用于PDC ADPLL中的自校 准。
技术实现思路
相位-数字转换器全数字锁相环(PDC ADPLL)包括相位-数字转换器、数字环路 滤波器、数控振荡器(DCO)和环路分频器。环路分频器由Σ-Δ调制器控制以随着时间除 以分数除数值N. f，其中N为整数部分且f为分数部分。相位_数字转换器从参考信号源接 收参考时钟信号XO且从环路分频器接收反馈信号DIV_0UT，且产生第二相位误差字流。第 二相位误差字流被供应到数字环路滤波器。相位_数字转换器包括相位_数字转换器部分 以及新颖的校正部分。相位_数字转换器部分接收参考信号XO和反馈信号DIV_0UT且产 生第一相位误差字流。新颖的校正部分接收第一相位误差字流并执行新颖处理且产生第二 相位误差字流。在一个实例中，相位_数字转换器部分具有展现一斜率的相位_数字传递函数。 所述斜率受相位-数字转换器部分中的延迟线中的延迟元件的传播延迟的改变影响。在一 种情况下，延迟元件传播延迟的改变是归因于PVT (工艺和/或电源电压和/或温度)的改 变。新颖的校正电路接收第一相位误差字流且产生第二相位误差字流，以使得相位_数字 转换器部分和校正部分一起具有总相位_数字传递函数，所述相位_数字传递函数的斜率 大体上不取决于延迟元件传播延迟的改变。在一个特定实施例中，校正部分是接收第一相位误差字中的第一者dTi-Ι和第一 相位误差字中的第二者dTi的大量数字逻辑，其中在环路分频器除以除数值N时产生所述 第一相位误差字中的一者，且其中在环路分频器除以除数值N+1时产生所述第一相位误差 字中的另一者。校正电路确定dTi与dTi-Ι之间的差，且使用此差以确定乘数值。校正部 分接着使用所述乘数值将第一相位误差字规格化，以使得所得第二相位误差字的相位_数 字传递函数的斜率被规格化且大体上不取决于延迟元件传播延迟的改变。在一个实例中， 反馈信号DIV_0UT的周期大体上大于经由相位-数字转换器部分的整个延迟线的传播延迟 时间的两倍。随着PDC ADPLL操作，校正部分调整乘数值，以使得相位-数字转换器部分和 校正部分一起的总相位_数字传递函数的斜率大体上恒定。在另一实例中，相位_数字转换器部分的相位_数字传递函数展现增益失配缺陷。 校正部分与其处理第一相位误差字的第二集合不同地处理第一相位误差字的第一集合，以 使得以第一方式调整相位-数字传递函数的第一部分的传递函数斜率，且使得以第二方式 调整相位-数字传递函数的第二部分的传递函数斜率。结果为总相位_数字传递函数(相 位_数字转换器部分和校正部分一起的)不展现增益失配。在另一实例中，相位-数字转换器部分的相位-数字传递函数展现偏移失配缺陷。 从第一相位误差字流，校正部分确定偏移的量值且接着通过偏移的经确定的量值调整第一相位误差字中的适当者，以使得(相位_数字转换器部分和校正部分一起的)总相位_数 字传递函数不展现偏移失配。在一个特定实施例中，新颖的校正部分是校正延迟元件变化、 增益失配和偏移失配的大量纯数字逻辑。以上内容为概要且因此有必要含有细节的简化、概括和省略；因此，所属领域的技 术人员将了解所述概要仅为说明性的且不意图以任何方式限制。如仅由权利要求书界定的 本文中所描述的装本文档来自技高网...

【技术保护点】
一种锁相环电路（ＰＬＬ），其包含：数控振荡器（ＤＣＯ），其输出第一信号；环路分频器，其接收所述第一信号且输出第二信号；以及相位－数字转换器（ＰＤＣ），其接收参考信号和所述第二信号且产生第二相位误差字流，其中所述ＰＤＣ具有总相位－数字传递函数，且其中所述ＰＤＣ包含：相位－数字转换器部分，其输出第一相位误差字流，所述ＰＤＣ部分具有第一相位－数字传递函数；以及校正部分，其接收所述第一相位误差字流且产生所述第二相位误差字流，以使得所述总相位－数字传递函数不同于所述第一相位－数字传递函数。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：张刚，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]