描述混合型集成电路装置（４００）的形成。获得针对集成电路（１００）的设计且响应于组件大小而将所述集成电路（１００）其分为至少两个部分。至少部分使用第一最小尺寸平版印刷针对所述混合型集成电路装置（４００）的第一部分形成第一裸片（２００）。至少部分使用第二最小尺寸平版印刷针对所述装置的第二部分形成第二裸片（３００），其中所述第二裸片（３００）具有所述第二最小尺寸平版印刷作为用于形成所述第二裸片（３００）的最小平版印刷。所述第一裸片（２００）和所述第二裸片（３００）分别经由其耦合互连而彼此附接以提供所述混合型集成电路装置（４００）。
【技术实现步骤摘要】
【国外来华专利技术】混合型集成电路装置的形成
本专利技术的一个或一个以上方面大体涉及集成电路，且更明确地说涉及混合型集成 电路装置的形成。
技术介绍
可编程逻辑装置(“PLD”)是可经编程以执行指定逻辑功能的众所周知类型的集 成电路类型。一种类型的PLD，现场可编程门阵列(“FPGA”)通常包含可编程模块的阵列。 这些可编程模块可包含(例如)输入/输出块(“Ι0Β”)、可配置逻辑块(“CLB”)、专用随 机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟 锁定回路(“DLL”)等等。如本文中所使用，“包含”意味着无限制地包含。一种此类FPGA是可从加州圣何塞市(951 )的塞灵思公司(Xilinx，Inc. ) (2100 逻辑驱动器)购得的Xilinx Virtex FPGA。另一类型的PLD是复杂可编程逻辑装置 (“CPLD”)。CPLD包含通过互连开关矩阵连接在一起且连接到输入/输出(“I/O”)资源 的两个或两个以上“功能块”。CPLD的每一功能块包含与可编程逻辑阵列(“PLA”)和可编 程阵列逻辑(“PAL”)装置中使用的结构类似的二级AND/OR结构。其它PLD通过应用处 理层(例如，金属层)来编程，所述处理层可编程地将装置上的各种元件互连。这些PLD称 为掩模可编程装置。PLD也可例如使用熔丝或反熔丝技术以其它方式实施。术语“PLD”和 “可编程逻辑装置”包含(但不限于)这些示范性装置，还涵盖仅部分可编程的装置。出于清楚的目的，下文描述FPGA，但可使用其它类型的PLD。FPGA可包含一个或一 个以上内嵌式微处理器。举例来说，微处理器可位于为其保留的通常称为“处理器块”的区 域中。至今，FPGA的可编程逻辑(“FPGA组构”)在与FPGA的所有其它电路相同的裸片 上。然而，虽然FPGA组构例如往往推动用于制造集成电路的平版印刷技术的发展水平，但 FPGA的许多其它组件未如此。因此，虽然FPGA的一些组件可随着每一项新的可用平版印刷 工艺技术而缩减，但其它组件并不同样随着此新可用的平版印刷工艺技术而缩减。此不一致具有显著的成本牵连。举例来说，推动制造技术的发展水平的平版印刷 往往涉及对半导体处理中的变化较敏感的晶体管。因此，尽管以较不激进的平版印刷制造 的基本组件将以实质较高速率生产，但半导体裸片经受较激进且因此较敏感的半导体处理 的较低产量。此外，与实质完全不同大小的组件的制造相关联的复杂情况可涉及相对于蚀 刻深度、金属层的数目和其它已知工艺集成问题的复杂情况。最后，推动用于制造的平版印 刷技术发展水平的半导体工艺技术往往半导体裸片的每单位面积较昂贵。因此，提供避免上文提及的问题中的一者或一者以上的集成电路装置将是合乎需 要且有用的。
技术实现思路
本专利技术的一个或一个以上方面大体涉及集成电路，且更明确地说涉及混合型集成电路装置的形成。本专利技术的一方面大体涉及一种形成混合型集成电路装置的方法。获得针对集成电 路的设计。所述设计分为至少两个部分，所述部分响应于组件大小而分出。关联所述部分 的第一部分以使用大于或等于第一最小尺寸平版印刷来形成。关联所述部分的第二部分以 使用大于或等于第二最小尺寸平版印刷来形成，所述第二最小尺寸平版印刷在大小上大于 所述第一最小尺寸平版印刷。至少部分使用第一最小尺寸平版印刷针对所述第一部分形成 第一裸片，所述第一裸片具有所述第一最小尺寸平版印刷作为用于形成所述第一裸片的最 小平版印刷。至少部分使用第二最小尺寸平版印刷针对所述第二部分形成第二裸片，所述 第二裸片具有所述第二最小尺寸平版印刷作为用于形成所述第二裸片的最小平版印刷。所 述第一裸片和所述第二裸片分别经由其耦合互连而彼此附接以提供所述混合型集成电路装置。本专利技术的另一方面大体涉及一种用于形成混合型集成电路装置的方法。将集成电 路设计的组件关联到若干成本类别中，所述成本类别至少部分根据用于形成所述组件的最 小平版印刷尺寸而分出。将集成电路解析为至少两个组件群组，所述至少两个组件群组中 的第一群组由于使用比所述至少两个组件群组中的第二群组小的平版印刷特征而与较高 制造成本相关联。使用大于或等于第一最小尺寸平版印刷针对所述第一群组形成第一裸 片，且使用大于或等于第二最小尺寸平版印刷针对所述第二群组形成第二裸片。第一最小 尺寸平版印刷具有比第二最小尺寸平版印刷小的特征大小。第一裸片具有所述第一最小尺 寸平版印刷作为用于形成所述第一群组的最小平版印刷。第二裸片具有所述第二最小尺寸 平版印刷作为用于形成所述第二群组的最小平版印刷。所述第一裸片和所述第二裸片每一 者经形成以包含用于将所述第一裸片和所述第二裸片彼此耦合以提供所述混合型集成电 路装置的互连和其它电路。本专利技术的又一方面大体涉及一种具有第一裸片和第二裸片的混合型集成电路装 置，其中所述第二裸片具有用于输入和输出连接性的引脚，且所述第一裸片具有用于存储 经由所述引脚获得的信息并用于经由所述引脚输出信息的电路。所述第一裸片和所述第二 裸片表示集成电路产品的单独部分。所述第一裸片和所述第二裸片彼此耦合，其中所述第 一裸片和所述第二裸片每一者包含用于将所述第一裸片和所述第二裸片彼此耦合以实现 其间的电连通的互连。所述第一裸片与用于形成第一特征大小的第一平版印刷相关联。所 述第二裸片与用于形成第二特征大小的第二平版印刷相关联。第二裸片的第二特征大小大 于第一裸片的第一特征大小，且第二裸片不具有拥有第一特征大小的电路。附图说明附图展示根据本专利技术的一个或一个以上方面的示范性实施例；然而，附图不应理 解为将本专利技术限于所展示的实施例，而是仅用于阐释和理解。图1是描绘其中可实施本专利技术的一个或一个以上方面的列状现场可编程门阵列 (“FPGA”)架构的示范性实施例的简化框图。图2A是描绘FPGA裸片的一部分的示范性实施例的框图。图2B是描绘图2A的FPGA裸片的另一部分的示范性实施例的框图。图2A和2B 组合指示其中说明性展示的FPGA裸片上的内容。图3是描绘用于与例如图2A和2B中说明性展示的FPGA裸片一起使用的输入/ 输出裸片的示范性实施例的框图。图4A是描绘工艺中半导体装置的示范性实施例的透视图。图4B是描绘预模制化合物经组装集成电路装置的示范性实施例的透视图。图5A是描绘图4B的集成电路装置的一部分的横截面的示范性实施例的框图。图5B是描绘图4B的集成电路装置的另一部分的横截面的示范性实施例的框图。图5C是描绘工艺中半导体装置的示范性实施例的透视图。图6是描绘集成电路形成流程的示范性实施例的流程图。具体实施方式在以下描述中，陈述许多特定细节以提供对本专利技术的特定实施例的更详尽描述。 然而，所属领域的技术人员应了解，本专利技术可在没有下文给出的所有特定细节的情况下实 践。在其它例子中，未详细描述众所周知的特征以便不混淆本专利技术。为了便于说明，在不同 图中使用相同数字标号来指代相同项目；然而，在替代实施例中，所述项目可不同。图1说明FPGA架构100，其包含较大数目的不同可编程模块，所述可编程模块包含 多千兆位收发器(“MGT”) 101、可配置逻辑块(“ CLB ”) 102、随机存取存储器块(“BRAM”) 103、 输入/输出块(“Ι0Β”)104、配本文档来自技高网...
【技术保护点】
一种混合型集成电路装置，其包括： 第一裸片； 第二裸片，其具有用于输入和输出连接性的引脚； 所述第一裸片具有用于存储经由所述引脚获得的信息并用于经由所述引脚输出信息的电路； 所述第一裸片和所述第二裸片表示集成电路产品的单独部分；所述第一裸片和所述第二裸片彼此耦合，其中所述第一裸片和所述第二裸片每一者包含用于将所述第一裸片和所述第二裸片彼此耦合以实现其间的电连通的互连； 所述第一裸片与用于形成第一特征大小的第一平版印刷相关联； 所述第二裸片与用于形成第二特征大小的第二平版印刷相关联； 所述第二裸片的所述第二特征大小大于所述第一裸片的所述第一特征大小；且 所述第二裸片不具有拥有所述第一特征大小的电路。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：詹姆士卡普，史蒂芬P杨，柏纳德J纽，史考特S南斯，派翠克J克罗提，
申请(专利权)人：吉林克斯公司，
类型：发明
国别省市：US[美国]
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