一种全数字时钟产生电路及全数字时钟产生方法技术

一种全数字时钟产生电路及全数字时钟产生方法，电路的输入方向包含一输入时钟Ｆｉ，输出方向包含一输出时钟Ｆｏ，输入时钟Ｆｉ连接到Ｎｋ分频单元，Ｎｋ分频单元连接到时标产生单元，时标产生单元的基准输入来自参考时钟Ｆｒ单元；输出时钟Ｆｏ连接到相位比较时钟恢复单元，相位比较时钟恢复单元的两个输入分别来自时标缓存单元和参考时钟Ｆｒｊ单元，时标缓存单元的基准输入来自参考时钟Ｆｒｊ单元，时标产生单元和时标缓存单元间由时标传送通道连通。本发明专利技术所述方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。

【技术实现步骤摘要】

本专利技术涉及时钟电路，具体的说是一种全数字时钟产生电路及全数字时钟产生方 法。
技术介绍
现有的数字逻辑电路设计中，经常需要对输入时钟进行任意正有理数的分频和倍 频处理。输入时钟Fi和输出时钟之间有如下关系僅=^)/(尔丨/吣)，也可描述为^)/^士 =M/N，其中M、N均为正整数。当M > N时，就是倍频电路，当M不能整除N时，就是带有分 数的倍频电路；当M < N时，就是分频电路，当N不能整除M时，就是带有分数的分频电路。 现有的数字电路通常需要采用一个锁相环路实现上述倍频电路和分频电路。而数字逻辑电 路只有基本数字逻辑电路资源，没有锁相环路专用模块，所说的基本数字逻辑电路资源是 指组合逻辑、寄存器和存储器。增加锁相环路专用模块的数字时钟产生电路成本较高，实 现较复杂。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供一种全数字时钟产生电路及 全数字时钟产生方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频 与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路 专用模块。为达到以上目的，本专利技术采取的技术方案是本文档来自技高网...

【技术保护点】
一种全数字时钟产生电路，其特征在于，采用全数字逻辑电路，其结构如下：电路的输入方向（１０）包含一输入时钟Ｆｉ单元（１０１），电路的输出方向（３０）包含一输出时钟Ｆｏ单元（３０４）；输入时钟Ｆｉ单元（１０１）产生输入时钟Ｆｉ，输出时钟Ｆｏ单元（３０４）对外提供输出时钟Ｆｏ；输入时钟Ｆｉ单元（１０１）的输出连接到Ｎｋ分频单元（１０３）的输入，Ｎｋ分频单元（１０３）的输出连接到时标产生单元（１０４）的输入，时标产生单元（１０４）的基准输入来自参考时钟Ｆｒ单元（１０２）；时标产生单元（１０４）通过时标传送通道（２０）与电路的输出方向（３０）中的时标缓存单元（３０２）连通，时标缓存单元（３０２）的基准输...

【技术特征摘要】

【专利技术属性】
技术研发人员：孙俊，殷燕芬，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：83[中国|武汉]