在主处理器和协处理器之间进行接口连接的方法和装置制造方法及图纸

在本发明专利技术的一个方面，提供了一种适于在主处理器和外部协处理器之间传输数据的接口。该接口适于在多个写模式下工作，其中在第一写模式中按两个时钟周期跨接口传输该写操作，而在第二写模式中按单个时钟周期跨接口传输该写操作。在另一方面，该接口适于执行由主处理器发起的第一读操作和由外部协处理器发起的第二读操作。在另一方面，该接口包括存储读操作和写操作的多个缓冲器以及选择性地切断向多个缓冲器提供的时钟信号以对往来于缓冲器的数据传输进行同步的多个时钟闸。在另一方面，该接口包括在读操作和写操作同时排队等待传输时能够被修改以在控制经由该接口进行传输操作的优先权的多个优先级之间进行选择的可选优先级方案。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及主处理器和协处理器之间的接口，并且更具体地说，本专利技术 涉及主处理器的内部总线和外部协处理器之间的接口。
技术介绍
在例如包括数字信号处理器(DSP)芯片的处理系统的设计中，有利的 是能够实现未在该DSP芯片上实现的功能、计算能力和/或专门任务。例如， DSP可以是用于支持各种无线通信标准的无线基带。然而，可能需要对基带 平台进行修改以添加对新的和域不同的标准的支持。例如，在无线环境中， 基带处理器可能需要支持全球移动通信系统(GSM)、增强型数据GSM环 境(EDGE)、时分多址(TDMA)、宽带TDMA、通用分组无线业务(GPRS) 和其他标准，并且该基带处理器可能需要被修改为例如支持TDSCDMA、其 他第三代(3G)标准或要在未来开发的标准。对基带处理器进行扩展以支持一种标准所需的附加硬件不一定能支持另 一种标准，或者没有成熟到值得并入到基带架构中的程度。为了解决该问题， 可以在外部协处理器(例如，设置在基带芯片外部的协处理器)上实现用于 支持基带处理器上不可用的特定标准和/或具体加速器或优化的专用硬件。随 着新标准或能力的出现，专用协处理器可以被设计为在不需要对DSP本身进 行专门修改和/或添加(即，无需修改集成在芯片上的核心DSP(coreDSP)) 的情况下实现期望的功能。另外，这还有利于DSP利用未驻留在DSP芯片上的其他功能来实现特 定处理应用。例如，各种硬件加速器、专用滤波组件、噪声减少算法以及其 他信号处理功能可以使本身无法实现期望的特定功能的DSP获益。相应地， 各种设计情况可以从具有能够与外部协处理器通信以利用由该外部协处理器提供的功能的DSP的系统结构中获益。要在DSP和协处理器之间进行接口连接，就必须将信息从DSP内部的 总线传输到协处理器内部的总线。即，通常必须在芯片外传输并获取数据。 存在多祌总线接口标准(例如，通用串行总线(USB) 、 PCI-Express、 PCI-X、 RapidIO等)，这些总线接口标准为串行和并行总线传输建立了各种协议。 然而，这些标准是在特定设计考量的情况下开发出来的并且具有具体目标和 优先级，因此可能不适用于DSP和协处理器之间的接口连接。
技术实现思路
根据本专利技术的一个实施方式包括一种在主处理器上实现的并适于在主处 理器和外部协处理器之间传输数据的接口，该接口包括写缓冲器，其被配 置为存储与所述协处理器上的位置相关的多个写地址并且存储待写入到所述 多个写地址中的写数据；多个外部接入连接，其支持用于将所述主处理器电 连接到所述协处理器的多条物理线，经由所述物理线来传输所述写地址和写 数据；以及同步组件，其适于根据时钟从所述写缓冲器向所述多个外部接入 连接传输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第 一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的写地址， 而在所述写操作的第二时钟周期向所述多个外部接入连接传输存储在所述写 缓冲器中的相关写数据，并且当处于第二写模式时，所述同步组件被配置为 在所述第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的 所述写数据。根据本专利技术的另一实施方式包括一种在协处理器上实现的并适于在主处 理器和所述协处理器之间传输数据的接口，该接口包括写缓冲器，其被配 置为存储与所述协处理器上的位置相关的写地址以及待写入到所述写地址中 的写数据；多个外部接入连接，其支持用于将所述主处理器电连接到所述协 处理器的多条物理线，经由所述物理线来传输所述写地址和写数据；以及同 步组件，其适于根据时钟从所述多个外部接入连接向所述写缓冲器传输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟周期向所 述写缓冲器传输从所述多个外部接入连接接收到的写地址，而在所述写操作 的第二时钟周期向所述写缓冲器传输从所述多个外部接入连接接收到的相关写数据，并且当处于第二写模式时，所述同步组件被配置为在所述第一时钟 周期向所述写缓冲器传输从所述多个外部接入连接接收到的写数据。根据本专利技术的另一实施方式包括一种适于在主处理器和外部协处理器之 间传输数据的接口，该接口包括在所述主处理器上实现的主侧接口；以及 在所述协处理器上实现的从侧接口，其中所述主侧接口被配置成传输往来于 所述主处理器内部的主处理器总线和所述从侧接口的信息，并且所述从侧接 口被配置成传输往来于所述主侧接口和所述协处理器内部的协处理器总线的 信息，所述接口适于执行由所述主侧接口发起的第一读操作和由所述从侧接 口发起的第二读操作。根据本专利技术的另一实施方式包括一种适于在主处理器和外部协处理器之 间传输数据的接口，该接口被配置为执行至少一种类型的写操作和至少一种 类型的读操作，该接口包括多条物理线，其连接所述主处理器和所述协处 理器，经由该物理线来传输信息；至少一个写缓冲器，其存储与多个写操作 相关的写信息；至少一个读缓冲器，其存储与多个读操作相关的读信息；同 步组件，其耦接到所述多个写缓冲器和所述多个读缓冲器，该同步组件适于 经由所述多条物理线来传输所述写信息和所述读信息；以及优先级寄存器， 其存储当所述至少一个写缓冲器和所述至少一个读缓冲器中的一个以上的缓 冲器分别含有要传输的写信息和读信息时指示多个优先级方案中的一个的 值，该优先级方案用于控制所述同步组件经由所述多条物理线来传输所述写 信息和所述读信息的顺序。根据本专利技术的另一实施方式包括一种在主处理器和外部协处理器之间传 输数据的方法，该主处理器具有适配的主侧接口并且该协处理器具有从侧接 口 ，该方法包括当执行第一读操作时经由所述主侧接口执行传输往来于所述主处理器内部的主处理器总线和所述从侧接口的信息的动作，以及经由所述 从侧接口传输往来于所述主侧接口和所述协处理器内部的协处理器总线的信 息的动作，其中由所述主侧接口发起所述第一读操作。该方法还包括当执行 第二读操作时经由所述从侧接口执行从所述协处理器总线向所述主侧接口传 输信息的动作，以及经由所述主侧接口从所述主侧接口向所述主处理器接口 传输信息的动作，其中由所述从侧接口来发起该第二读操作。根据本专利技术的另一实施方式包括一种经由具有连接主处理器和外部协处 理器的多条物理线的接口来传输与写操作相关的信息的方法，该方法包括提 供时钟信号以对经由物理线进行的写操作传输进行同步的动作，以及当处于 第一写模式时，在该写操作的第一时钟周期经由多条物理线来传输写地址的动作以及在该写操作的第二时钟周期经由多条物理线来传输相关的写数据的 动作，以及当处于第二写模式时，在第一时钟周期向多条物理线传输写数据 的动作。本专利技术的另一实施方式包括一种经由具有连接主处理器和外部协处理器 的多条物理线的接口来传输与写操作和读操作相关的信息的方法，该方法包 括以下动作对要经由多条物理线传输的写操作和读操作进行排队，从多个 优先级方案中选择一个优先级方案，该多个优先级方案中的每个方案均指示 当在经由多条物理线传输的队列中可进行至少一个写操作和至少一个读操作 时传输写操作和读操作的顺序，以及根据所选的优先级方案来传输来自该队 列的写操作和读操作。本专利技术的方面不限于此，因此以上概括的示例性实施方式可以单独使用 或以任意组合使用。附图说明图1例示了根据本专利技术本文档来自技高网...

【技术保护点】
一种在主处理器上实现的并适于在主处理器和外部协处理器之间传输数据的接口，该接口包括：　写缓冲器，其被配置为存储与所述协处理器上的位置相关的多个写地址并且存储待写入到所述多个写地址中的写数据；　多个外部接入连接，其支持用于将所述主 处理器电连接到所述协处理器的多条物理线，经由所述物理线来传输所述写地址和写数据；以及　同步组件，其适于根据时钟从所述写缓冲器向所述多个外部接入连接传输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟周期向所述多个外部接 入连接传输存储在所述写缓冲器中的写地址，而在所述写操作的第二时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的相关写数据，并且当处于第二写模式时，所述同步组件被配置为在所述第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的所述写数据。

【技术特征摘要】
【国外来华专利技术】US 2006-9-29 11/542,0921. 一种在主处理器上实现的并适于在主处理器和外部协处理器之间传输数据的接口，该接口包括写缓冲器，其被配置为存储与所述协处理器上的位置相关的多个写地址并且存储待写入到所述多个写地址中的写数据；多个外部接入连接，其支持用于将所述主处理器电连接到所述协处理器的多条物理线，经由所述物理线来传输所述写地址和写数据；以及同步组件，其适于根据时钟从所述写缓冲器向所述多个外部接入连接传输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的写地址，而在所述写操作的第二时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的相关写数据，并且当处于第二写模式时，所述同步组件被配置为在所述第一时钟周期向所述多个外部接入连接传输存储在所述写缓冲器中的所述写数据。2. 根据权利要求1所述的接口，其中在所述第一写模式中按两个时钟周 期来向所述多个外部接入连接传输所述写操作，而在所述第二写模式中按一 个时钟周期来向所述多个外部接入连接传输所述写操作。3. 根据权利要求2所述的接口 ，该接口还包括具有多个状态的控制信号， 所述多个状态指示所述接口是在所述第一写模式下工作还是在所述第二写模 式下工作。4. 根据权利要求3所述的接口，该接口还包括地址寄存器，该地址寄存 器存储被传输给所述多个外部接入连接的最后写地址。5. 根据权利要求4所述的接口，该接口还包括比较器，该比较器适于对 存储在所述写缓冲器中的所述多个写地址的下一写地址与所述最后写地址进 行比较，其中如果所述比较器确定所述下一写地址与所述最后写地址相同，则所述控制信号被设置为指示所述接口在所述第二模式下工作的状态。6. 根据权利要求4所述的接口，其中所述第二模式包括write—same模 式和pre—increment模式，所述接口还包括适于对存储在所述写缓冲器中的所 述多个写地址的下一写地址与所述最后写地址进行比较的比较器，并且其中 如果所述比较器确定所述下一写地址与所述最后写地址相同，则所述控制信 号被设置为指示所述接口在所述write—same模式下工作的状态，并且如果所 述比较器确定所述下一写地址与所述最后写地址相差预定偏差，则所述控制 信号被设置为指示所述接口在所述write_preincrement模式下工作的状态。7. 根据权利要求1所述的接口，其中所述多个外部接入连接的数量等于 所述多个写地址中的每一个中的位数。8. —种在协处理器上实现的并适于在主处理器和所述协处理器之间传输数据的接口，该接口包括-写缓冲器，其被配置为存储与所述协处理器上的位置相关的写地址以及待写入到所述写地址中的写数据；多个外部接入连接，其支持用于将所述主处理器电连接到所述协处理器 的多条物理线，经由所述物理线来传输所述写地址和写数据；以及同步组件，其适于根据时钟从所述多个外部接入连接向所述写缓冲器传 输数据，当处于第一写模式时，所述同步组件被配置为在写操作的第一时钟 周期向所述写缓冲器传输从所述多个外部接入连接接收到的写地址，而在所 述写操作的第二时钟周期向所述写缓冲器传输从所述多个外部接入连接接收 到的相关写数据，并且当处于第二写模式时，所述同步组件被配置为在所述 第一时钟周期向所述写缓冲器传输从所述多个外部接入连接接收到的写数 据。9. 根据权利要求8所述的接口，该接口还包括至少一个控制连接，该控 制连接适于从所述主处理器接收至少一个写控制信号，所述至少一个写控制信号指示所述接口是应该在所述第一写模式下工作还是应该在所述第二写模 式下工作。10. 根据权利要求9所述的接口，该接口还包括写地址寄存器，该写地 址寄存器存储在所述多个物理连接处接收到的最后写地址。11. 根据权利要求10所述的接口，其中当处于所述第一模式时，所述协 处理器利用在所述多个物理连接处接收到的所述写地址来执行所述写操作， 并将所述写地址作为最后写地址存储在所述写地址寄存器中，而当处于所述 第二模式时，所述协处理器利用存储在所述写地址寄存器中的所述最后写地 址来执行所述写操作。12. 根据权利要求11所述的接口，其中所述第二模式包括write—same 模式禾n writejpreincrement模式，并且其中当处于所述write—same模式时，所 述协处理器利用存储在所述写地址寄存器中的所述最后写地址来执行所述写 操作，而当处于所述writejDreincrement模式时，所述协处理器利用存储在所 述写地址寄存器中的所述最后写地址加上预定增量来执行所述写操作，并将 增加后的写地址存储在所述写地址寄存器中。13. 根据权利要求12所述的接口，其中在至少一个写控制连接处接收到 的至少一个写控制信号使得所述协处理器在所述第一模式、writejame模式 或write_preincrement模式下工作。14. 根据权利要求l所述的接口，其中所述多个外部接入连接的数量等 于所述多个写地址中的每一个中的位数。15. —种适于在主处理器和外部协处理器之间传输数据的接口，该接口 包括-在所述主处理器上实现的主侧接口；以及 在所述协处理器上实现的从侧接口 ，其中所述主侧接口被配置成传输往来于所述主处理器内部的主处理器总 线和所述从侧接口的信息，并且所述从侧接口被配置成传输往来于所述主侧接口和所述协处理器内部的协处理器总线的信息，所述接口适于执行由所述 主侧接口发起的第一读操作和由所述从侧接口发起的第二读操作。16. 根据权利要求15所述的接口，其中，在所述第一读操作期间，所述 主侧接口从所述主处理器内部总线获取读地址并且向所述从侧接口传输该读 地址，而所述从侧接口向所述协处理器总线传输所述读地址并且从所述协处 理器总线获取与该读地址相关的读数据，并且其中所述从侧接口向所述主侧 接口传输所述读数据，所述主侧接口向所述主处理器总线传输所述读地址。17. 根据权利要求16所述的接口，其中，所述第二读操作由所述协处理器发起，并且该第二读操作包括所述从侧接口从所述协处理器总线获取读数据，并向所述主侧接口传输所述读数据，所述主侧接口生成中断以提醒所 述主处理器该读数据可用。18. 根据权利要求17所述的接口，其中，所述第二读操作仅需要对所述 主处理器总线的信息的传输进行同步的时钟的单个时钟周期。19. 根据权利要求15所述的接口，其中，所述主侧接口还包括 第一主侧读缓冲器，其存储要在所述第一读操作期间使用的读地址和相关读数据；第二主侧读缓冲器，其存储要在所述第二读操作期间使用的读数据； 第一主侧同步组件，其适于对往来于所述主处理器总线和所述第一主侧读缓冲器的数据的传输进行同步；第二主侧同步组件，其适于对往来于所述第一主侧读缓冲器和所述从侧接口的数据的传输进行同步，并对从所述从侧接口向所述第二主侧读缓冲器进行的数据传输进行同步。20. 根据权利要求19所述的接口，其中，所述从侧接口包括 第一从侧读缓冲器，其存储要在所述第一读操作期间使用的读地址和相关读数据；第二从侧读缓冲器，其存储要在所述第二读操作期间使用的读数据；第一从侧同步组件，其适于对往来于所述协处理器总线和所述第一从侧 读缓冲器的数据的传输进行同步，并对从所述协处理器总线向所述第二从侧读缓冲器的数据的传输进行同步；第二从侧同步组件，其适于对往来于所述第一从侧读缓冲器和所述主侧 接口的数据的传输进行同步，并对从所述第二从侧读缓冲器向所述主侧接口 进行的数据传输进行同步；控制线，其耦接到所述第二主侧同步组件，该控制线适于当所述第二从 侧读缓冲器具有向所述主侧接口传输的数据时向所述第二主侧同步组件提供 控制信号。21. 根据权利要求20所述的接口，其中，在由所述从侧接口发起的所述 第二读操作中，所述第一从侧同步组件从所述协处理器总线向所述第二从侧 读缓冲器传输读数据，并且向所述第二主侧同步组件提供所述控制信号以指 示已经向所述第二从侧读缓冲...

【专利技术属性】
技术研发人员：沙钦加尔，保罗D克里瓦切克，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]