无线系统中的比特速率处理器包括：前端处理器，用于处理物理信道数据并生成编码后的传输信道数据；传输信道缓冲器，用于保持该编码后的传输信道数据以及后端处理器，用于处理来自传输信道缓冲器的编码后的传输信道数据并生成解码后的传输信道比特。前端处理器可包括：帧缓冲器，用于接收物理信道数据；第一级，用于对来自帧缓冲器的物理信道数据进行解映射；中间帧缓冲器，接收来自第一级的解映射后的物理信道数据；以及第二级，用于处理解映射后的物理信道数据并提供编码后的传输信道数据。后端处理器可包括第三级，该第三级包括：缩放电路，用于对编码后的传输信道数据进行缩放；解码器用于对缩放后的传输信道数据进行解码；和ＣＲＣ校验器，用于提供解码后的传输信道比特、以及输出缓冲器，用于接收解码后的传输信道比特。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及无线通信系统并且，具体而言，涉及在无线系统中使用的下行链路接收机比特速率处理器。本专利技术在TDSCDMA无线系统中尤 其有用，但本专利技术不限于TDSCDMA系统。
技术介绍
TDSCDMA (时分同步码分多址接入)是针对3G (第三代)空中接 口的物理层的无线无线电标准。与采用频分复用的WCDMA和 CDMA2000不同，TDSCDMA被设计用于具有同步CDMA技术的时分 复用/时分多址(TDD/TDMA)操作。TDSCDMA利用时域复用并结合多址技术来支持对称和非对称业务 量两者。针对上行链路业务或下行链路业务的时隙的可变的分配使得 TDSCDMA能够满足非对称业务需求并支持多种用户。在TDSCDMA系 统中，多址接入技术采用唯一码(unique code)和时间签名(time signature) 两者来区分给定的小区中的用户。TDSCDMA标准定义了具有3层的帧 结构无线电帧、子帧和时隙。无线电帧为10ms。子帧为5ms并且被划 分成7个时隙。时隙有4部分训练序列(midamble)、位于训练序列各 侧的两个数据字段和保护周期。接收机利用训练序列执行信道估计。在CDMA系统中，多个用户同时接入相同的信道。每个用户由被称 为扩频码的码彼此区分。但是，每个加入系统的新用户会与其他用户产 生干扰。在CDMA系统中，这种多址干扰(MAI)是系统容量的限制因素。多址干扰同等地影响CDMA系统中的所有用户。为了对付这种干扰， 其他的系统釆用如耙式(RAKE)接收机的检测方案。但是，因为RAKE 接收机在检测处理中仅考虑用户的信号信息，而没有尝试辨别来自其他 用户的干扰，因此RAKE接收机是次优方案。与之相比，联合检测算法 并行地处理所有的用户，因而包括来自其他用户的干扰信息。联合检测 方案复杂且计算密集。复杂度随着码数量的增加呈指数增长。联合检测 很适合用于TDSCDMA系统，因为时隙中的用户数量被限制为16。其结 果是具有合理复杂度的联合检测器。在传统的通信系统中，基带接收机包括两个主要部分内部接收机 (也被称作均衡器或码片速率处理器，其减轻了多径和干扰的影响)和 外部接收机(外部接收机执行信道解码和其他的符号速率处理)。可以采 用不同的方法来实施TDSCDMA基带处理器的电路，基带处理器的电路 范围从可编程数字信号处理器到专用集成电路(ASIC)。可编程数字信号 处理器具有针对不同应用的灵活性的优点，但是可能没有足够的计算速度来实时地处理TDSCDMA信号。ASCI可以具有更高的计算速度但是 针对不同的应用和不同的处理算法具有有限的灵活性。因此，存在实现高计算速度、灵活性并且可编程性的TDSCDMA结 构和应用的需求。
技术实现思路
根据本专利技术的一个方面，提供了一种在无线系统中处理物理信道数 据的比特速率处理器。该比特速率处理器包括帧缓冲器，该帧缓冲器 被配置成保持物理信道数据的帧，该帧缓冲器具有第一部分和第二部分， 其中每个部分用来保持物理信道数据的子帧，该帧缓冲器被配置成接收由联合检测操作产生的物理信道数据；以及处理电路，该处理电路用于 处理物理信道数据的该帧并且响应于该处理提供解码后的传输信道比 特。根据本专利技术的第二方面，提供了一种用于对无线系统中的物理信道 数据进行比特速率处理的方法。该方法包括如下步骤帧缓冲器步骤， 该帧缓冲器被配置为保持物理信道数据的帧，该帧缓冲器具有第一部分 和第二部分，其中每个部分用来保持物理信道数据的子帧；将该物理信 道数据写入该帧缓冲器；接收对应于该物理信道数据的控制参数；以及 根据该控制参数处理来自该帧缓冲器的该被保存的物理信道数据。附图说明为了更好地理解本专利技术，对附图进行引用，附图通过引用合并于此， 并且在附图中-图1是根据本专利技术的实施方式的TDSCDMA接收机的简化方框图； 图2是TDSCDMA数据结构的示意性表示； 图3是根据本专利技术的实施方式的比特速率处理器的简化方框图； 图4是示出比特速率处理器执行的操作的流程图5是根据本专利技术的实施方式的比特速率处理器的实施的方框图6是根据本专利技术的实施方式的比特速率处理器和联合检测器之间 的干扰的示意性表示；图7是例示帧缓冲器的输入的格式的示意图7A是例示帧缓冲器的结构的示意图8是例示物理信道解映射引擎执行的操作的示意图9是物理信道解映射引擎的方框图IO是物理信道解映射引擎的状态机图；图11是第二解交织器的方框图12是第二解交织器的状态机图13是解扰器的方框图14是解速率匹配引擎的方框图15是解速率描述符管理器的状态机图16是解速率匹配选择逻辑的方框图17是解速率匹配引擎的方框图18是解速率匹配传输信道缓冲器写逻辑的方框图； 图19是縮放因子估计电路的方框图20A是例示不同传输时间间隔复用为单个编码复合传输信道的传 输信道的时序图20B是例示在时间上未对齐的两个编码复合传输信道的时序图20C是示例帧对齐的两个编码复合传输信道的时序图21A是示例在WCDMA系统中使用的传输信道缓冲器结构的第一 实施方式的示意图21B是示例在TDSCDMA系统中使用的传输信道缓冲器结构的第 二实施方式的示意图22是后端处理器的方框图23是传输信道缓冲器管理器的状态机图24是縮放电路的方框图25是縮放算法的示意性说明；图26是turbo解码器的方框图27是维特比解码器的方框图28是输出缓冲器写逻辑的方框图；以及图29是输出缓冲器读逻辑的方框图。8具体实施例方式图1示出了 TDSCDMA无线设备的下行链路接收机的方框图。射频 器10经由天线12接收信号并将信号提供至模拟基带(ABB)电路14。 在模拟域处理所接收的信号并在模拟基带电路的输出处提供数字信号。 接收机还包括数字基带电路20和协处理器22。数字基带电路20可包括 如可编程数字信号处理器(DSP) 24的控制处理器。DSP24可包括内核 处理器，存储器，DMA控制器和各种接口电路。DSP24可经由外部协处 理器总线30与协处理器22进行通信，该外部协处理器总线30是由数字 基带电路20中的主外部协处理器接口 (ECPI) 32和协处理器22中的从 ECPI 34进行控制。协处理器22可包括比特速率处理器40和联合检测器 42。比特速率处理器40和联合检测器42经由外部协处理器总线30与 DSP 24进行通信。在一些实施方式中，协处理器22的部件可以利用DSP 24并入数字 基带电路20。在一些实施方式中，DSP24、比特速率处理器40和联合检 测器42可以通过一根或多跟内部总线相互连接，且不需要外部协处理器 总线30。图2示出TDSCDMA数据结构的示意性表示。数据被发送为一串无 线电帧60、 62等，其中每个无线电帧具有10ms (毫秒)的持续时间。 每个无线电帧被划分成两个子帧64和66，每个子帧具有5ms的持续时 间。每个子帧由7个时隙70、 72等组成，每个时隙具有0.675ms的持续 时间。每个时隙包括4部分144个码片持续时间的训练序列，在训练序 列前面和训练序列后面的两个352个码片持续时间的数据字段，后面跟 着16个码片持续时间的保护周期。训练序列携带有已知的数据并且被接 收机用来进行信道估计。根据每个方向的业务量，可以在上行链路业务 和下行链路业务之间对本文档来自技高网...
【技术保护点】
一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括： 帧缓冲器，所述帧缓冲器被配置成保持物理信道数据的帧，所述帧缓冲器具有第一部分和第二部分，其中每个部分用于保持物理信道数据的子帧，所述帧缓冲器被配置成接收由 联合检测操作产生的物理信道数据；以及 处理电路，所述处理电路用于处理物理信道数据的所述帧并且响应于所述处理提供解码后的传输信道比特。
【技术特征摘要】
【国外来华专利技术】US 2006-9-28 11/529,1461、一种用于处理无线系统中的物理信道数据的比特速率处理器，所述比特速率处理器包括帧缓冲器，所述帧缓冲器被配置成保持物理信道数据的帧，所述帧缓冲器具有第一部分和第二部分，其中每个部分用于保持物理信道数据的子帧，所述帧缓冲器被配置成接收由联合检测操作产生的物理信道数据；以及处理电路，所述处理电路用于处理物理信道数据的所述帧并且响应于所述处理提供解码后的传输信道比特。2、 根据权利要求l所述的比特速率处理器，其中，为每个物理信道 和信道化码组合，在所述帧缓冲器中分配有固定量的空间。3、 根据权利要求l所述的比特速率处理器，其中，所述处理电路处 理该物理信道数据以响应与所述物理信道数据有关的控制参数。4、 根据权利要求3所述的比特速率处理器，其中，在物理信道数据 的帧被写入所述帧缓冲器之后，所述处理电路被触发以处理所述物理信 道数据。5、 根据权利要求3所述的比特速率处理器，其中，所述物理信道数 据和所述控制参数由控制处理器提供。6、 根据权利要求3所述的比特速率处理器，其中，所述控制参数标 识所述物理信道数据中的激活码，并且其中所述处理电路将被写入所述 帧缓冲器但却不对应于任何所述被标识的激活码的物理信道数据丢弃。7、 根据权利要求3所述的比特速率处理器，其中，所述控制参数标 识所述物理信道数据中的激活码，并且其中所述处理电路添加的数据对 应于被标识的激活码，其中针对所述被标识的激活码的物理信道数据没 有被写入所述帧缓冲器。8、 根据权利要求3所述的比特速率处理器，其中，所述控制参数标 识所述物理信道数据中的激活码，并且其中所述处理电路验证写入所述 帧缓冲器的所述物理信道数据对应于被标识的激活码。9、 根据权利要求3所述的比特速率处理器，其中，所述处理电路被 配置成响应于所述控制参数，对写入所述帧缓沖器的物理信道数据进行 评估。10、 根据权利要求3所述的比特速率处理器，其中，所述控制参数 以与所述帧缓冲器分离的方式保存。11、 根据权利要求1所述的比特速率处理器，其中，物理信道数据 以突发的方式写入帧缓冲器，其中每个突发对应于所述帧的时隙。12、 根据权利要求11所述的比特速率处理器，其中，...
【专利技术属性】
技术研发人员：利德温马蒂诺，迪帕克马修，克里希南维什瓦纳坦，艾瑞克亚顿，严爱国，提摩太费雪杰夫斯，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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