电压容限浮动Ｎ阱电路制造技术

本发明专利技术呈现用于电压容限浮动Ｎ阱电路的方法及设备。本发明专利技术呈现一种用于减少由输入电压引起的泄漏电流的设备，所述设备包括第一晶体管，所述第一晶体管具有耦合到正电压供应的源极及耦合到浮动节点的漏极。所述设备可进一步包括耦合到负电压供应及所述第一晶体管的可控制下拉路径，其中所述可控制下拉路径经配置以在第一状态期间接通所述第一晶体管并上拉所述浮动节点。所述设备可进一步包括第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的栅极的源极及耦合到所述浮动节点的漏极，其中所述第二晶体管经配置以在第二状态期间将所述浮动节点置于浮动电位下。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体涉及接口电路，且更明确地说，涉及能够接受具有比接口电路的电压供应的电压电平高的电压的输入信号的输入/输出接口电路。
技术介绍
特定装置内的输入/输出(I/O)电路可充当所述装置的内部电路与属于其它装 置的外部电路之间的电接口。 1/0电路可用以在内部电路与外部电路之间交换(发射及/或接收)电压信号。此类i/o电路还可用以在内部电路与外部电路之间提供电隔离，且当内部电路在与外部电路不同的电压下操作时可尤其有用。举例来说，内部电路可包括在较 低电压下起作用的集成电路核心，且外部电路可为可在较高电压下起作用的外围装置的部 分。在此情形下，I/O电路可用以保护电路核心不受由外围装置产生的较高电压影响。 I/O电路可使用正电压供应及负电压供应操作。 一般来说，这些供应可表示在1/ O电路自身内产生的最正及最负电压。在一些情形下，负供应可仅处于接地电位下(即，可 将负供应表示为零伏)。 当在瑜出模式下时，I/0电路可正将瑜出信号提供到外部电路。输出信号的电压值 可受到由I/O电路的电压供应产生的电压的约束。在输入模式期间，I/O电路正从外部电路 接收输入信号。对于常规I/O电路，应将输入信号限制为能够由电压供应产生以用于可靠 操作的值。如果输入电压不受此限制(下文中定义为"过压输入信号(exceedingvoltage input signal)")，则I/O电路内的组件可变得在电上受到过应力。明确地说，过压输入信 号可导致经由在I/O电路中使用的晶体管的不合需要的泄漏电流，且可进一步导致多种的 击穿现象，包括氧化物击穿、热载流子注入、负偏压温度不稳定性及结击穿。 在一些情形下，当输入信号的振幅由外部电路控制时，I/O电路可能不能够避免 接收过压输入信号。为了使装置与广泛多种外围设备介接，可能需要设计出具有接收过压 (在实用限制内)而无任何有害效应的能力的I/O电路。可将具有此能力的I/O电路定义 为"电压容限"。 因此，存在对可从外部电路接受过压输入信号的电压容限I/O电路的需要，所述 电压容限I/O电路使泄漏电流最小化且改进可靠性、性能及功率效率。
技术实现思路
本专利技术的示范性实施例针对用于电压容限浮动N阱电路的电路及方法。 本专利技术的一个实施例可包括一种用于减少驱动器电路内的由输入信号引起的泄漏电流的设备。所述设备可包括用于接收输入信号电压的装置、用于当输入信号电压超过供应电压时将电压供应与穿过驱动器电路内的晶体管的漏极-源极连接的泄漏电流隔离的装置，及用于当所述输入电压超过所述供应电压时隔离穿过I/O装置内的多个晶体管的漏极_主体连接的泄漏电流的装置。 本专利技术的另一实施例可包括一种用于减少由输入电压引起的泄漏电流的设备。所述设备可包括第一晶体管，其具有耦合到正电压供应的源极及耦合到浮动节点的漏极； 可控制下拉路径，其耦合到负电压供应及所述第一晶体管，其中所述可控制下拉路径经配 置以在第一状态期间接通所述第一晶体管并上拉所述浮动节点；及第二晶体管，其具有耦 合到所述第一晶体管的栅极的源极线及耦合到所述浮动节点的漏极，其中所述第二晶体管 经配置以在第二状态期间将所述浮动节点置于浮动电位下。 另一实施例可包括一种用于减少由输入/输出(I/O)节点处的超过I/0装置中的 供应电压的输入电压引起的泄漏电流的方法。所述方法可包含接收具有对应于输入状态 的第一电平及对应于输出状态的第二电平的控制信号；将所述控制信号施加到第一泄漏路 径抑制器以将电压供应与穿过驱动器电路内的晶体管的漏极-源极连接的泄漏电流隔离； 及将所述控制信号施加到第二泄漏路径抑制器以隔离穿过所述1/0装置中的多个晶体管 的漏极_主体连接的泄漏电流。 本专利技术的又一实施例可包括一种能够接受超过电压供应的输入电压的接口电路。 所述接口电路可包括驱动器电路，其具有用于接收及发射信号的输入/输出(I/O)节点； 第一泄漏路径抑制器，其耦合到所述驱动器电路内的p沟道晶体管的源极；及第二泄漏路 径抑制器，其耦合到所述驱动器电路内的所述P沟道晶体管的主体。附图说明 本文呈现附图以辅助本专利技术的实施例的描述，且仅呈现用于说明所述实施例且并 非对其进行限制。图1为描绘常规输入/输出(I/O)接口电路的示意图。 图2为描绘示范性电压容限I/O电路的框图。 图3为浮动N阱产生器电路的示意图。 图4为示范性电压容限I/O电路的示意图。具体实施例方式在针对本专利技术的特定实施例的以下描述及相关图式中揭示了本专利技术的方面。可在 不脱离本专利技术的范围的情况下设计替代实施例。另外，将不详细描述本专利技术的众所周知的 元件，或将省略所述元件，以免混淆本专利技术的相关细节。 词"示范性"在本文中用以意味着"充当实例、范例或说明"。本文中描述为"示范 性"的任一实施例未必被看作比其它实施例优选或有利。同样，术语"本专利技术的实施例"并 非要求本专利技术的所有实施例包括所论述的特征、优点或操作模式。术语"可靠性"在本文中 用以表示装置在装置的预期寿命内操作而无降级的性能的能力。术语"浮动"可在本文中 用以指明电路的特定部分并未与任一特定电压值相联系。因此，当"节点浮动"时或当电路 的一部分被描述为"浮动节点"时，其意味着所述节点的电压值不受任一电压供应而固定， 且自由改变。 图l为描绘常规输入/输出(I/O)电路100的示意图。1/0电路100可充当内部 电路105与外部电路107之间的电接口 。 I/O电路100的功能可包括可靠地将信号从内部 电路105发射到外部电路107，及将从外部电路107接收的信号提供到内部电路105。内部 电路105可表示(例如)芯片核心，且可在较低电压下操作(例如，标称芯片核心电压供应可为大致l. l伏)。1/0电路100可通常在比内部电路105高的电压下操作(例如，标称I/ 0电路电压供应可为大致2. 5伏)。外部电路107可表示(例如)外围装置，且可在比I/O 电路100及内部电路105高的电压下操作(例如，3. 3伏的电压供应)。 I/O电路100可在两个模式下操作输入模式及输出模式。在输出模式期间，内部 电路105可经配置以使用具有离散电平的电压信号将信息传递到外部电路107。内部电路 105将数字信息传递到控制电路110。控制电路110可对信息执行逻辑运算以产生适当的 控制信号。基于由内部电路105提供的输入，控制电路110可产生控制信号DP及DN，其接 着被传递到驱动器电路120。基于DP及DN的电压电平，驱动器电路120可产生输出信号， 所述输出信号使用离散电压电平来编码信息。举例来说，输出信号可使高电压电平表示"1" 及使低电压电平表示"O"。可将输出信号传递到外部电路107上，以将信息传送到外部装 置。当I/O电路100处于输出模式下时，在I/O节点160上提供的输出信号的电平受到驱 动器电路120内的电压供应电平(例如，VDDP及VSSP)的约束。 在输入模式期间，控制电路110可将DP及DN的值保持于固定电平以使驱动器电 路120准备阻断输入信号。输入信号可由外部电路107经由I/O节点160提供到I/O电路 100。输入信号可以离散电压电平的形式编码数字信息。举例来说，输入信号可具有表示 "1"的高电压电平及表示"0"的本文档来自技高网...

【技术保护点】
一种用于减少由输入电压引起的泄漏电流的设备，其包含：第一晶体管，其具有耦合到正电压供应的源极及耦合到浮动节点的漏极；可控制下拉路径，其耦合到负电压供应及所述第一晶体管，其中所述可控制下拉路径经配置以在第一状态期间接通所述第一晶体管并上拉所述浮动节点；以及第二晶体管，其具有耦合到所述第一晶体管的栅极的源极及耦合到所述浮动节点的漏极，其中所述第二晶体管经配置以在第二状态期间将所述浮动节点置于浮动电位下。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阿布希克古普塔，瓦伊什纳芙斯里尼瓦斯，维韦克莫汉，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]