在导电点间提供绝缘保护的电子芯片与基板制造技术

本发明专利技术提供一种电子芯片，其中包括多个导电接脚与多个绝缘凸块。所述多个导电接脚设置于该电子芯片的一个外表面，用于提供该电子芯片与外部电路间的多个电连接。所述多个绝缘凸块设置于所述多个导电接脚中两两相邻的导电接脚之间。本发明专利技术还提供一种基板。本发明专利技术的电子芯片和基板能够在导电点间提供绝缘保护。

【技术实现步骤摘要】

本专利技术涉及应用于电子产品的绝缘技术，并且特别地，本专利技术涉及在导电点之间 提供绝缘保护的电子芯片与基板。
技术介绍
随着近年来的科技发展，各种商用、家用以及个人的电子产品均日益普及。除了强 化功能及美化外观之外，许多电子产品的发展趋势也包括了缩小产品的体积，以提升其可 移植性及使用上的便利性。由于制造技术及封装技术的进步，多数电子芯片的面积/体积 确实可符合上述轻量化的要求。然而，这样的转变对产品设计者或制造者来说，却也衍生出 许多新的问题与挑战。请参阅图I(A)至图1(C)。图KA)至图I(C)为现有技术中以导电胶接合电子芯 片与外部电路的相对关系示意图。电子芯片10外部的多个导电接脚12用于提供电子芯片 10与外部电路16(例如电路板)之间的电性连接。举例而言，所述多个导电接脚12可能为 用于传递数据或电压位准的接脚。实践中，导电胶14的成分通常为包括许多导电粒子14A的树脂材料。如图1 (B)所 示，电子芯片10、导电胶14与外部电路16被压合后，各个导电接脚12会各自通过导电粒子 14A被电连接至其对应的导电接点18，形成电性连接。理论上，位于各个导电接脚12间的 空隙的导电粒子14A因为没有直接的压力压迫，彼此间不会互相接触，因此处于绝缘状态。如先前所述，电子芯片的面积/体积愈来愈小。然而，在电子芯片外部的导电接脚 数量不变的情况下，芯片体积的缩小意味着其导电接脚的密度也随之大幅提高。相对应地， 各相邻导电接脚之间的间隔距离会变短，因此造成导电接脚彼此之间短路的机率上升。以 图1 (B)示出的情况为例，两两相邻导电接脚12间的空隙宽度在过去可能为220 μ m，现有的 空隙宽度却可能被缩减至15μπι左右。相比于直径大约为3μπι的导电粒子14Α，现有的导 电接脚12的间距仅为其直径的五到六倍的距离。如图1 (C)中的以虚线标出的区域19所示，在导电粒子14Α密度较高的情况下，相 邻导电接脚12间的导电粒子14Α可能会刚好排列为彼此相连的形式，在相邻导电接脚12 间形成短路。这样的短路状况极可能会导致电子芯片10或外部电路16发生故障，甚至被
技术实现思路
为解决上述问题，本专利技术提出了在导电点之间提供绝缘保护的电子芯片与基板。根据本专利技术的一个具体实施例为一种电子芯片，其中包括多个导电接脚与多个绝 缘凸块。所述多个导电接脚设置于所述电子芯片的一个外表面，用于提供所述电子芯片与 外部电路间的多个电性连接。所述多个绝缘凸块设置于所述多个导电接脚中两两相邻的导 电接脚之间。根据本专利技术的电子芯片，其中，所述多个导电接脚通过导电胶与所述外部电路电性连接。根据本专利技术的电子芯片，其中，所述多个导电接脚相对于所述外表面具有第一平 均高度，所述多个绝缘凸块相对于所述外表面具有第二平均高度，所述第一平均高度基本 上等于所述第二平均高度。根据本专利技术的电子芯片，其中，所述外部电路包括用于与所述多个导电接脚电连 接的多个导电接点，所述多个导电接脚相对于所述外表面具有第一平均高度，所述多个绝 缘凸块相对于所述外表面具有第二平均高度，所述多个导电接点相对于所述外部电路的上 表面具有第三平均高度，所述第二平均高度基本上等于所述第一平均高度与所述第三平均 高度的和。根据本专利技术的电子芯片，其中，所述多个绝缘凸块以聚酰亚胺材料制成。根据本专利技术的电子芯片，其中，所述多个绝缘凸块以氧化材料制成，并通过蚀刻程 序形成于所述电子芯片的所述外表面。根据本专利技术的电子芯片，其中，进一步包括缓冲垫，设置于所述外表面，所述多个 绝缘凸块与所述缓冲垫彼此相连，并且以相同的材料制成。根据本专利技术的电子芯片，其中，所述多个绝缘凸块直接邻接于所述多个导电接脚 的至少一个侧边。根据本专利技术的另一具体实施例为一种基板，其中包括多个导电接点和多个绝缘凸 块。所述多个导电接点设置于该基板的上表面，用于提供该基板与电子芯片问的多个电性 连接。所述多个绝缘凸块设置于所述多个导电接点中两两相邻的导电接点之间。根据本专利技术的基板，其中，所述多个导电接点通过导电胶与所述电子芯片电性连接。根据本专利技术的基板，其中，所述多个导电接点相对于所述外表面具有第一平均高 度，所述多个绝缘凸块相对于所述上表面具有第二平均高度，所述第一平均高度基本上等 于所述第二平均高度。根据本专利技术的基板，其中，所述电子芯片包括用于与所述多个导电接点电连接的 多个导电接脚，所述多个导电接点相对于所述上表面具有第一平均高度，所述多个绝缘凸 块相对于所述上表面具有第二平均高度，所述多个导电接脚相对于所述电子芯片的外表面 具有第三平均高度，所述第二平均高度基本上等于所述第一平均高度与所述第三平均高度 的和。根据本专利技术的基板，其中，所述多个绝缘凸块以聚酰亚胺材料制成。根据本专利技术的基板，其中，所述多个绝缘凸块直接邻接于所述多个导电接点的至 少一个侧边。根据本专利技术的又一具体实施例为一种电子芯片，包括多个导电接脚，设置于所述 电子芯片的外表面，用于提供所述电子芯片与外部电路间的多个电性连接；以及多个凹槽， 设置于所述多个导电接脚中两两相邻的导电接脚之间，所述多个凹槽的至少一个凹陷区域 低于所述外表面的基准平面。根据本专利技术的电子芯片，其中，所述多个导电接脚通过导电胶与所述外部电路电 性连接。根据本专利技术的电子芯片，其中，所述多个凹槽通过蚀刻程序形成于所述电子芯片4的所述外表面。根据本专利技术的概念可广泛应用于各种不同类型的电子芯片与基板。关于本专利技术的 优点与精神可以通过以下的专利技术详述及附图得到进一步的了解。附图说明图1 (A)、图1 (B)及图1 (C)示出现有技术中电子芯片与外部电路的连接关系范例。图2(A)、图2(B)及图2(C)为根据本专利技术的第一具体实施例中的电子芯片的示意 图。图3(A)和图3(B)为根据本专利技术的第二具体实施例中的电子芯片的示意图。图4(A)和图4(B)为根据本专利技术的电子芯片包括缓冲垫的范例。图5(A)和图5(B)为根据本专利技术的第三具体实施例中的电子芯片的示意图。图6(A)和图6(B)为根据本专利技术的第四具体实施例中的基板的示意图。图7(A)和图7(B)为根据本专利技术的第五具体实施例中的电子芯片的示意图。具体实施例方式请参阅图2 (A)，图2 (A)为根据本专利技术的第一具体实施例中的电子芯片的示意图。 此实施例中的电子芯片20包括多个导电接脚22与多个绝缘凸块四。所述多个导电接脚 22设置于电子芯片20的一个外表面，用于提供电子芯片20与外部电路间的多个电性连接。 举例而言，所述多个导电接脚12可能为用于传递数据或电压位准的接脚。该多个绝缘凸块四设置于两两相邻的导电接脚22之间。实践中，根据本专利技术的 绝缘凸块四的材质可以是聚酰亚胺(polyimide)，或是通过蚀刻程序形成于电子芯片20的 外表面的氧化(oxide)材料，但不以此为限。图2(B)为将电子芯片20包括导电接脚22的 外表面朝上时电子芯片20的俯视图。在此实施例中，所述多个导电接脚22相对于电子芯片20的外表面具有第一平均 高度，所述多个绝缘凸块四相对于电子芯片20的外表面则具有第二平均高度，该第一平均 高度基本上等于该第二平均高度。图2(C)为以导电胶M接合电子芯片20与外部电路沈的相对关系范例。如图 2(C)所示，外部电路沈(例如硬性或软性本文档来自技高网...

【技术保护点】
一种电子芯片，包括：多个导电接脚，设置于所述电子芯片的一个外表面，用于提供所述电子芯片与外部电路间的多个电连接；以及多个绝缘凸块，设置于所述多个导电接脚中两两相邻的导电接脚之间。

【技术特征摘要】
1.一种电子芯片，包括多个导电接脚，设置于所述电子芯片的一个外表面，用于提供所述电子芯片与外部电 路间的多个电连接；以及多个绝缘凸块，设置于所述多个导电接脚中两两相邻的导电接脚之间。2.根据权利要求1所述的电子芯片，其中，所述多个导电接脚通过导电胶与所述外部 电路电连接。3.根据权利要求1所述的电子芯片，其中，所述多个导电接脚相对于所述外表面具有 第一平均高度，所述多个绝缘凸块相对于所述外表面具有第二平均高度，所述第一平均高 度基本上等于所述第二平均高度。4.根据权利要求1所述的电子芯片，其中，所述外部电路包括用于与所述多个导电接 脚电连接的多个导电接点，所述多个导电接脚相对于所述外表面具有第一平均高度，所述 多个绝缘凸块相对于所述外表面具有第二平均高度，所述多个导电接点相对于所述外部电 路的上表面具有第三平均高度，所述第二平均高度基本上等于所述第一平均高度与所述第 三平均高度的和。5.根据权利要求...

【专利技术属性】
技术研发人员：黄耀生，杨景荣，
申请(专利权)人：瑞鼎科技股份有限公司，
类型：发明
国别省市：71