一种ＬＴＥ　Ｔｕｒｂｏ编码器制造技术

本实用新型专利技术公开了一种ＬＴＥ　Ｔｕｒｂｏ编码器，包括：主控制器、内交织器、存储器及ＲＳＣ编码器；主控制器分别与内交织器、存储器及ＲＳＣ编码器相连；内交织器与存储器及主控制器相连；存储器与主控制器及内交织器相连，其内部至少包含Ｎ个存储单元；ＲＳＣ编码器与存储器及主控制器相连，其中包括第一ＲＳＣ单元、第二ＲＳＣ单元及ＲＳＣ控制单元。采用本实用新型专利技术可以大大的缩短了Ｔｕｒｂｏ编码的处理时间，提高Ｔｕｒｂｏ编码的效率，从而减小ＬＴＥ链路下行的处理时延，提高ＬＴＥ数据链路的处理能力；本实用新型专利技术装置结构清晰，且可以采用通用的低成本电路器件实现，以低成本实现高效率的Ｔｕｒｂｏ编码运算，因此具有较高的商业价值。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及编码
及第四代移动通信领域，尤其涉及一种LTE Turbo 编码器。
技术介绍
Turbo 码由于优越的误码及误块性能，被 3GPP LTE(3rd GenerationPartnership Project Long Term Evolution，第三代合作伙伴计划长期演进)TS36. 212V8. 5. O协议 所采用。在3GPP LTE协议中，Turbo编码器的内部结构如图1所示，其中，Xk表示Turbo 编码器输出的系统码，X’ k表示交织后的系统码，Zk及z’ k分别表示Turbo编码器输 出的第一校验码和第二校验码；D表示Turbo编码器的内部寄存器。它包括两个8状 态的成员编码器(Constituent Encoder)(即RSCl和RSC2电路)和一个内部交织器 (InternalInterleaver)，编码速率(即输入输出比)为1/3。LTE Turbo编码器的内交织 器采用了不同于其他标准的一种特殊交织方式，交织器的输入与输出之间的对应关系为Ci' = Cn ⑴，(i = 0，…，K-1)Π ⑴=mocKfiXi+^Xi2, K)其中，cQ，Cl，c2，c3，…，Cih是Turbo编码器中的内部交织器的输入数据，Ct/， C1'，…，cK_/为内部交织器的输出数据，其中40彡K彡6144，参数的取值根据K 值变化，具体对应关系参考3GPP LTE TS 36. 212V8. 5. O中5. 1. 3. 2。如图2所示，典型的Turbo编码器中主要包括主控制模块201、内交织模块202、 存储模块203及RSC(Recursive System Code，递归系统卷积码)编码模块204。其中主控制模块201 主要实现对内交织模块202、存储模块203及RSC编码模块204 的整体控制；内交织模块202 主要用于产生交织地址；存储模块203 用于存储数据，并根据写地址和读地址，写入或读出对应数据；RSC编码模块204 主要用于对交织后的数据及未交织的数据实现RSC编码。LTE Turbo编码器的处理过程为主控制模块201触发存储模块203接收并存储 一个码块包含的所有顺序数据后，触发内交织模块202计算出交织地址并发送到存储模块 203，主控制模块201产生顺序递增地址后也发送到存储模块203 ；RSC编码模块204根据交 织地址及顺序递增地址从存储模块203中读取交织数据和顺序数据后，对交织数据和顺序 数据进行RSC编码。一个码块中包含有多个比特(最大为6144bits)的数据。按照上述单比特的处理 方式，以最大码块(6144bits)为例，仅接收数据就需6144个时钟周期，如果不考虑交织地 址产生时间和RSC编码时间，再读出数据又需6144个时钟周期，这样，处理一个码块的时间 就相当长。即使采用乒乓操作，实现数据的同时读写，处理一个最大码块也需要6144个时 钟周期以上。通过上述分析可知，在输入比特较多的情况下，对一个码块进行Turbo编码处理3的延时会非常大，因此不可避免的会给整个下行链路处理带来较大的延时，而较大的延时 又会进一步引起基带的处理性能低下。
技术实现思路
本技术要解决的技术问题是提供一种LTE Turbo编码器，以克服单比特的 Turbo编码器处理时间过长而造成的下行处理时延过大的问题。为解决上述问题，本技术提供了一种LTE Turbo编码器，包括主控制器、内 交织器、存储器及RSC编码器；所述主控制器分别与所述内交织器、所述存储器及所述RSC编码器相连，其对上 述各部分进行控制，产生顺序递增地址并在每一时钟将N个顺序递增地址发送到所述存储 器；所述内交织器与所述存储器及所述主控制器相连，其计算出交织地址，并在所述 主控制器发送顺序递增地址的同时在每一时钟向所述存储器并行地输出N个交织地址；所述存储器与所述主控制器及所述内交织器相连，其内部至少包含N个存储单 元；在所述主控制器的控制下，N个存储单元同时进行写操作，每一存储单元在每一时钟写 入Ibit数据；其根据接收到的所述主控制器产生的N个顺序递增地址和N个交织地址并行 地将本地保存的数据读出并对应地输出到所述RSC编码器中的第一 RSC单元和第二 RSC单 元；所述RSC编码器与所述存储器及所述主控制器相连，其中包括所述第一 RSC单元、 所述第二 RSC单元及所述RSC控制单元；所述第一 RSC单元对在每一时钟接收到的N比特 未交织数据进行RSC编码后发送到RSC控制单元，第二 RSC单元对每一时钟接收到的N比 特交织数据进行RSC编码后发送到RSC控制单元，RSC控制单元对第一 RSC单元和第二 RSC 单元发来的数据进行输出控制，在每一时钟同时输出N比特系统码、N比特第一校验码及N 比特第二校验码。进一步地，上述编码器还可具有以下特征所述存储器中除上述N个存储单元外还包括另外N个存储单元时，所述另外N个 存储单元与上述N个存储单元进行乒乓操作，同时对存储器内的数据进行读写操作。进一步地，上述编码器还可具有以下特征所述内交织器中包括相连的初值存储单元和递推计算单元；其中，初值存储单元 中保存有计算交织地址所需的初始值；递推计算单元根据交织地址计算公式及初值存储单 元中保存的初始值计算交织地址，并输出到所述存储器中。进一步地，上述编码器还可具有以下特征当N = 8时，所述初值存储单元中保存的初始值为!110(1(忧+4)，K)、mod(2f2，K)、 mod((8^+64^), K), mod(16f2, K)及 mod(128f2，K)；其中，K 为码块大小;所述递推单元利用公式Π (i+1) = mod(( Π (i) +mod((mod(f^f2, K) +mod(2if2, K)), K)), K)先后通过递 推计算出Π (1) Π (7)的值；根据公式Π (i+8) = mod (( Π (i)+mod ((mod (8f\+64f2，K)+mod (16if2，K))，K))，K)先后通过递推计算出Π (8) Π (15)的值。进一步地，上述编码器还可具有以下特征所述初值存储单元中的数据位宽为13bits，深度为940，地址宽度为10。与现有技术相比，本技术提供了一种基于3GPP LTE协议的Turbo编码器并行 设计方案，其内部采用乒乓操作及并行编码处理的方式，大大的缩短了 Turbo编码的处理 时间，提高了 Turbo编码的效率，从而减小了 LTE链路下行的处理时延，提高了 LTE数据链 路的处理能力；本技术装置结构清晰，且可以采用通用的低成本电路器件实现，以低成 本实现高效率的Turbo编码运算，因此具有较高的商业价值。附图说明图1为现有技术中1/3速率Turbo编码器结构图；图2为现有技术中单比特的Turbo编码器的典型结构示意图；图3为本技术实施例中8比特并行处理的Turbo编码器模块的内部结构示意 图；图4为本技术实施例中内交织模块中交织地址递推产生的示意图；图5为本技术实施例中初值存储单元的结构示意图；图6为本技术实施例中LTE Turbo编码器中单比特卷积码编码器实现框图图7本技术实施例中写数据操作处理方法的本文档来自技高网...

【技术保护点】
一种ＬＴＥ　Ｔｕｒｂｏ编码器，其特征在于，包括：主控制器、内交织器、存储器及ＲＳＣ编码器；　　所述主控制器分别与所述内交织器、所述存储器及所述ＲＳＣ编码器相连，其对上述各部分进行控制，产生顺序递增地址并在每一时钟将Ｎ个顺序递增地址发送到所述存储器；　　所述内交织器与所述存储器及所述主控制器相连，其计算出交织地址，并在所述主控制器发送顺序递增地址的同时在每一时钟向所述存储器并行地输出Ｎ个交织地址；　　所述存储器与所述主控制器及所述内交织器相连，其内部至少包含Ｎ个存储单元；在所述主控制器的控制下，Ｎ个存储单元同时进行写操作，每一存储单元在每一时钟写入１ｂｉｔ数据；其根据接收到的所述主控制器产生的Ｎ个顺序递增地址和Ｎ个交织地址并行地将本地保存的数据读出并对应地输出到所述ＲＳＣ编码器中的第一ＲＳＣ单元和第二ＲＳＣ单元；所述ＲＳＣ编码器与所述存储器及所述主控制器相连，其中包括所述第一ＲＳＣ单元、所述第二ＲＳＣ单元及所述ＲＳＣ控制单元；所述第一ＲＳＣ单元对在每一时钟接收到的Ｎ比特未交织数据进行ＲＳＣ编码后发送到ＲＳＣ控制单元，第二ＲＳＣ单元对每一时钟接收到的Ｎ比特交织数据进行ＲＳＣ编码后发送到ＲＳＣ控制单元，ＲＳＣ控制单元对第一ＲＳＣ单元和第二ＲＳＣ单元发来的数据进行输出控制，在每一时钟同时输出Ｎ比特系统码、Ｎ比特第一校验码及Ｎ比特第二校验码。...

【技术特征摘要】
1.一种LTE Turbo编码器，其特征在于，包括主控制器、内交织器、存储器及RSC编码器；所述主控制器分别与所述内交织器、所述存储器及所述RSC编码器相连，其对上述各 部分进行控制，产生顺序递增地址并在每一时钟将N个顺序递增地址发送到所述存储器；所述内交织器与所述存储器及所述主控制器相连，其计算出交织地址，并在所述主控 制器发送顺序递增地址的同时在每一时钟向所述存储器并行地输出N个交织地址；所述存储器与所述主控制器及所述内交织器相连，其内部至少包含N个存储单元； 在所述主控制器的控制下，N个存储单元同时进行写操作，每一存储单元在每一时钟写入 Ibit数据；其根据接收到的所述主控制器产生的N个顺序递增地址和N个交织地址并行地 将本地保存的数据读出并对应地输出到所述RSC编码器中的第一 RSC单元和第二 RSC单 元；所述RSC编码器与所述存储器及所述主控制器相连，...

【专利技术属性】
技术研发人员：刘合武，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]