本发明专利技术提供一种成像电路，其包括配置成响应于全局性重置信号而并发重置像素阵列中的像素阵列。这些像素按照行配列，使得这些行可个别地被行选择线选择。重置晶体管通过将重置电压耦合至像素的浮动扩散而并发重置像素。转移栅晶体管选择性地将浮动扩散耦合至储存区域。存储栅晶体管选择性地将储存区域耦合至感光区域，使得每个像素的重置晶体管、转移栅晶体管以及存储栅晶体管可响应于全局性重置信号而被激活。相关双采样器可用于使用重置电压的第一采样电压以及将光电二极管区域曝光于入射光时产生的像素电压的第二采样电压来提供相关双采样。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及集成电路，更具体地，但非穷尽地涉及成像用集成电路。
技术介绍
集成电路已被发展成减少用于实现电路的组件的尺寸。举例来说，集成电路使用 越来越小的设计特征，其减小用于实现电路的面积，使得现在的设计特征远小于可见光波 长。随着图像传感器和作为感测阵列的一部分的个别像素的尺寸日益缩减，更有效地捕捉 照射感测阵列的入射光变得重要。因此，更有效地捕捉入射光有助于维持或改善尺寸越来 越小的感测阵列所捕捉的电子图像的质量。例如，电子图像质量可通过减少图像延迟和减 少图像传感器的反应时间而改善。图像延迟是作为先前图像曝光后的残余物的像素的光电 二极管区域的电荷。图像传感器的反应时间可以是图像传感器初始化自身并捕捉图像所需 的时间的量。附图简述参考下面的附图，描述本专利技术公开的非限制和非穷尽的实施例，其中，除非特别说 明，否则同样的附图标记在各种视图上指示同样的部分。附图说明图1示出示例图像传感器的框图。图2是具有在像素阵列中实现的势垒注入的示例“一个共用”像素结构的截面的 示意图。图3是具有在像素阵列中实现的势垒栅极晶体管的示例“一个共用”像素结构的 截面的示意图。图4示出示例像素阵列的框图。图5是示出示例相关双采样器的示意图。图6是示出示例全局性重置像素阵列的工作的时序图。图7是像素阵列的示例“两个共用”像素的示意图。图8是像素阵列的示例“四个共用”像素的示意图。图9示出示例系统，其包括具有全局性重置的图像传感器。具体实施方式本文描述全局性重置图像传感器像素的实施例。在以下描述中，说明众多特定的 细节以提供这些实施例的彻底了解。然而，本领域普通技术人员将认可本文所描述的技术 可在没有一个或多个这些特定细节下实践，或利用其它方法、组件、材料等来实践。在其它 情况下，已为人所熟知的结构、材料或操作并未详细显示或描述，以避免使特定方面模糊。整个说明书中参考“一个实施例”或“一实施例”指示与实施例结合来描述的特定 特征、结构或特性包含于本专利技术的至少一个实施例中。因此，本说明书中的多处出现的词组 “在一个实施例中”或“在一实施例中”未必全部参考相同的实施例。此外，特定的特征、结 构或特性可在一个或多个实施例中以任何适合的方式组合。如本文中使用的术语“或”一般地指示包括包含功能的意义，诸如“和/或”。一般地，集成电路包括用于多种应用的电路。这些应用使用各种装置，诸如逻辑装 置、成像器(包含CMOS和CCD成像器)，以及存储器(诸如DRAM以及基于NOR和NAND的闪 存装置)。这些装置一般将晶体管用于多种功能，包括信号的转换以及放大。晶体管通常通过在硅衬底上执行光刻工艺而形成于集成电路中。这些工艺包括 多个步骤，诸如涂敷光刻抗蚀层于衬底；使用光(包含深紫外光波长)将抗蚀层显影成图 案；通过蚀刻移除抗蚀剂所显影的部分(或非显影部分)；以及例如通过沉积或注入附加材 料而修改显影结构以形成电子组件(包含晶体管)的多种结构。术语“衬底”包括使用基于硅、硅化锗、锗、砷化镓等的半导体所形成的衬底。术语 衬底也可指示已执行于衬底上以在衬底内形成各种区域和/或结的在先处理步骤。术语衬 底也可包括含多种技术，如经掺杂和未经掺杂的半导体、硅的外延层以及形成于衬底上的 其它半导体结构。可执行化学机械平坦化(planarization) (CMP)以呈现适于形成附加结构的经修 改衬底的表面。这些附加结构可通过执行诸如上文所列出的附加处理步骤而添加至衬底。本文所揭示的成像电路包括像素阵列，像素阵列排列成响应于全局性重置信号而 并发重置像素阵列中的像素。这些像素排列成行，使得这些行可分别由行选择线选择。重 置晶体管通过将重置电压耦合至像素的浮动扩散而并发重置这些像素。转移栅晶体管选择 性地将浮动扩散耦合至存储区域。存储栅晶体管选择性地将储存区域耦合至感光区域，使 得每个像素的重置晶体管、转移栅晶体管以及存储栅晶体管可响应于全局性重置信号而被 激活。相关双采样器可用于使用重置电压的第一采样电压和当光电二极管区域曝光于入射 光时产生的像素电压的第二采样电压而提供相关双采样。图1示出示例图像传感器100的框图。图像传感器100包括像素阵列110、时序 及控制块120、行解码器130以及列解码器及读出块140。在该示例中，像素阵列110包括 多个排列成诸多预设列和行的像素。像素的每一行可被行解码器130选择。每一列可被列 解码器及读出块140选择和/或读取。相应地，可使用行解码器130和列解码器及读出块 140两者来选择个别像素以处理所需像素。时序及控制块120典型地配置成控制行解码器 130和列解码器及读出块140两者。图2是具有在像素阵列中实现的势垒注入的示例“一个共用”像素结构的截面的 示意图。结构200包括衬底202，该衬底中形成P阱结构204和206。光电二极管区域210 被注入和/或扩散于衬底202中。光电二极管区域210可以是形成于衬底202上的氢化非 晶硅。N型区域212、214及216形成于P阱204中。钉扎层222可形成于区域210之上，其 有助于在读出时间内将光电子限制于区域210中。区域212可为掺杂P型或轻掺杂N型。绝缘结构220形成于P阱结构206之上。绝缘结构220可使用诸如浅槽隔离(STI) 或硅局部氧化(LOCOS)工艺而形成。使用STI工艺的绝缘结构220可通过在P阱结构206 内蚀刻空隙并沉积介电材料(二氧化硅等)于该空隙内而形成。可使用CMP平坦化所沉积 的介电材料。存储栅晶体管具有在区域210与212之上和之间的区域中的栅极224。存储栅 (SG)晶体管由信号SG控制(参考图6更全面论述)。当被捕捉的电荷转移至存储栅时，存 储栅晶体管控制从光电二极管区域210到存储栅224的电子流。当转移栅导通时，存储栅晶体管也控制从存储栅224到浮动扩散214的电子流。主要电荷储存区域是存储栅224。势垒注入208形成于衬底202中的存储栅224之下的区域。势垒注入可使用P型 注入形成。势垒注入208有助于减少图像延迟，其通过帮助防止流经在存储栅224(当栅 224激活时)下方所形成的沟道的电荷回流至区域210内。例如，提供存储栅224之上的光罩230，以帮助界定孔径的边缘，通过该孔径的光 子232可被捕捉。光罩230还有助于防止光子232整合之后不利地影响所存储的像素电荷 (像素的工作经参考图6更全面地加以论述)。光罩230结构可通过在存储栅224之上沉 积金属层或硅化物而形成。转移栅晶体管通过形成栅极226于区域212与214之间和之上的区域中而使用 区域212和区域214加以形成。转移栅(TG)晶体管由信号TG控制(参考图6更全面论 述)。当被捕捉的电荷正被转移用于读出时，转移栅晶体管控制从存储栅224到浮动扩散区 域214的电子流。当存储栅及转移栅导通时，转移栅晶体管也控制从浮动扩散区域214到 光电二极管区域210的电子流。全局性重置晶体管通过形成全局性重置栅228于区域216与214之间和之上的区 域中而使用区域216和区域214加以形成。全局性重置(GR)晶体管由信号GR控制(参考 图6更全面地加以论述)。当像素正被(全局性地)重置时，全局性重置晶体管控制从重置 电压(VRST)区域2本文档来自技高网...
【技术保护点】
一种图像传感器，包括： 像素阵列，其使用衬底而形成，其中所述阵列中的每个所述像素包括： 感光区域，其形成于所述衬底中； 存储栅晶体管，其耦合至所述感光区域； 转移栅晶体管，其耦合至所述存储栅； 浮动扩散区域，其耦合至所述转移栅晶体管； 放大器，其耦合至所述浮动扩散区域以放大所述浮动扩散区域的电压；以及 全局性重置晶体管，其耦合至所述浮动扩散区域，其中所述全局性重置晶体管包括耦合成接收全局性重置信号以重置所述像素的栅极。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：HE罗兹，
申请(专利权)人：美商豪威科技股份有限公司，
类型：发明
国别省市：US[美国]
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