针对地址／控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构制造技术

本发明专利技术呈现用于具有减少的接口引脚需要的双通道存储器架构的设备和方法。一个存储器架构包含：存储器控制器；第一存储器装置，其通过共享的地址总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其通过所述共享的地址总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号相反。本发明专利技术呈现一种执行数据交易的方法。所述方法包含：经由共享的地址总线将寻址信号提供到第一存储器装置和第二存储器装置；将极性相反的时钟信号提供到所述存储器装置，其中从共同时钟信号导出所述时钟信号；以及基于所述时钟信号以交替方式经由单独的窄数据总线将数据传送到所述存储器装置。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体上涉及存储器架构，且更明确地说，涉及具有减少的接口引 脚需要的双倍数据通道存储器架构电路。
技术介绍
在一些应用中，处理器可具有传送少量数据的较大百分比的存储器存取操作。此 类存储器存取操作可一般称为突发长度存取(例如，突发长度读取和/或突发长度写入)。 当前研究表明，对于小突发长度存取，存取存储器装置的多个窄的独立数据通道可提供比 具有宽存储器接口的单一数据通道更好的性能。因此，具有单一宽通道存储器接口的现有 系统可通过增加数据通道的数目同时减小每一数据通道的位宽度而受益。然而，将具有单一数据通道存储器接口的现有处理系统升级为具有双存储器接口 的处理系统可提出一些设计挑战。举例来说，使用双通道的常规存储器接口可具有与寻址 和/或控制通道相关联的更复杂的电路。这可导致更复杂的封装和电路板设计，因此增加 接口引脚、电路迹线等的数目。此类效应可对成本具有不利影响并增加设计风险。此外，此 类重新设计阻碍了与现有组件和/或其它现有子系统的任何类型的向后兼容性。因此，需要一种具有双窄通道接口的存储器架构，其可利用针对宽通道接口的现 有引脚。可在不影响由增加的引脚数而产生的系统成本的情况下实施所得存储器架构。
技术实现思路
下文呈现用于具有减少的接口引脚需要的双通道存储器架构的设备和方法。在一个实施例中，所述存储器架构包含存储器控制器；第一存储器装置，其通过 共享的地址总线和第一时钟信号而耦合到所述存储器控制器。所述存储器架构进一步包含 第二存储器装置，其通过所述共享的地址总线和第二时钟信号耦合到所述存储器控制器， 其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。在另一实施例中，呈现一种执行数据交易的方法。所述方法包含经由共享的地址 总线将寻址信号提供到第一存储器装置和第二存储器装置；将极性相反的时钟信号提供到 所述存储器装置，其中从共同时钟信号导出所述时钟信号；以及基于所述时钟信号以交替 方式经由单独的窄数据总线将数据传送到所述存储器装置。在又一实施例中，一种存储器架构可包含存储器控制器；第一存储器装置，其通 过共享的控制总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其 通过所述共享的控制总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟 信号的极性与所述第一时钟信号的极性相反。本专利技术的另一实施例，一种存储器架构可包含存储器控制器；第一存储器装置， 其通过共享的控制总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装 置，其通过所述共享的控制总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。 附图说明呈现附图以辅助描述本专利技术的实施例，且提供附图仅用于说明而非限制所述实施 例的目的。图1展示使用两个窄通道DDR存储器的常规单一宽通道双倍数据速率存储器 (DDR)架构的框图。图2展示常规双窄通道DDR存储器架构的框图。图3展示双窄通道DDR存储器架构的框图。图4展示与图1-3中说明的存储器控制器相关联的时序图。图5A和5B描绘与双窄通道存储器架构一致的示范性DDR控制器的框图。图6描绘双窄通道NAND存储器架构的框图。具体实施例方式在针对本专利技术的特定实施例的以下描述和相关图式中揭示本专利技术的各方面。可在 不脱离本专利技术的范围的情况下设计出替代实施例。另外，将不详细描述或将省略本专利技术的 众所周知的元件以免混淆本专利技术的相关细节。本文使用词语“示范性”来表示“充当一实例、例子或说明”。本文描述为“示范性” 的任何实施例不必解释为比其它实施例优选或有利。同样，术语“本专利技术的实施例”不要求 本专利技术的所有实施例均包含所论述的特征、优点或操作模式。本文使用的术语仅用于描述特定实施例的目的且不希望限制本专利技术的实施例。如 本文所使用，除非上下文另外清楚地指示，否则单数形式“一”和“所述”既定包含复数形式。 将进一步理解，术语“包括”和/或“包含”当在本文中使用时指定存在所陈述的特征、整体、 步骤、操作、元件和/或组件，但不排除存在或添加一个或一个以上其它特征、整体、步骤、 操作、元件、组件和/或其群组。如本文所使用，术语双倍数据速率(DDR)存储器可指代此项技术中已知的广泛多 种不同存储器装置标准，且可包含(例如)以下类型的存储器装置低功率双倍数据速率 (LPDDR)、标准 DDR、DDR2 等。此外，依据待由(例如)计算装置的元件执行的动作的序列描述许多实施例。将 认识到，本文描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由由一个或一 个以上处理器执行的程序指令，或由两者的组合执行。另外，本文描述的这些动作序列可视 为完全在任何形式的计算机可读存储媒体内体现，所述计算机可读存储媒体中存储有对应 的计算机指令集，所述计算机指令集在执行时将致使相关联的处理器执行本文描述的功能 性。因此，本专利技术的各个方面可以若干不同形式体现，所有形式均已预期在所主张的标的物 的范围内。另外，对于本文描述的实施例中的每一者，对应形式的任何此类实施例可在本文 中描述为(例如)“经配置以执行所描述的动作的逻辑”。图1展示常规单一宽通道双倍数据速率存储器(DDR)架构100的框图。存储器架 构100可包含DDR控制器110、X位DDR存储器装置120、第二 X位DDR存储器装置130、地 址/控制(ADDR/CTRL)总线140，以及包括上部和下部总线的宽数据总线150。如本文所使用，术语X表示可经由数据总线同时传送的位的数目(即，其可也称为总线宽度)。变量 “X”可表示任何数目的位，例如4、8、16、32或更高。本文使用术语“2X位”表示具有是窄总 线宽度的总线宽度的两倍的总线宽度的示范性宽数据总线。然而，“2X”乘数不应认为是限 制性的，且本专利技术的各种实施例可利用其它乘数。此外，宽总线与窄总线的相应宽度之间的 比率可不限于整数(即，宽总线可比窄总线大任何数目的位)。宽数据总线150可用于在DDR控制器110与X位存储器装置120、130中的每一者 之间传送数据。宽数据总线150可使用2X单独线DQ和DQ传送数据，且 可以并行方式这样做。宽数据总线150还可具有专用线，其携载数据选通信号(DQS)和数 据掩码。DQS可用于俘获所述数据。DM信号可用于指示有效数据字节。虽然这些信号的名 称可依据正参考哪一 DDR规范而变化，但各种其它DDR规范中所使用的信号可基本上执行 类似功能。为了适当地寻址X位DDR存储器装置120、130内的存储器，ADDR/CTRL总线140可 用于将来自DDR控制器110的寻址和/或控制信息提供到存储器装置120、130。通常，在单 一写入操作期间，可通过在ADDR/CTRL总线140上供应单一地址且在其后不久在数据总线 150上供应多个数据字而将数据写入到DDR装置中。明确地说，ADDR/CTRL总线140可包含 用于携载以下信号的专用线A、BA、/RAS、/CAS和/或/WE，其中“m”和“η”是 可取决于存储器装置规范的行和列地址值。如上文所提及，当字的数目较低(即，在突发写 入期间)时，单一宽通道DDR存储器架构100可不如使用双通道DDR数据总线的系统有效， 将在下文的后续图的阐释中论述所本文档来自技高网...

【技术保护点】
一种存储器架构，其包括：存储器控制器；第一存储器装置，其通过共享的地址总线和第一时钟信号而耦合到所述存储器控制器；以及第二存储器装置，其通过所述共享的地址总线和第二时钟信号而耦合到所述存储器控制器，其中所述第二时钟信号的极性与所述第一时钟信号的极性相反。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：毛健，拉古桑库拉特里，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]