本发明专利技术公开了空闲索引触发器阵列的时钟门控，具体描述了一种系统，包括：第一存储元件，其具有多个数据存储位置；第二存储元件，其具有指示多个数据存储位置中的对应数据存储位置的可用性的位数组；以及控制电路。该控制电路可包括：耦接至位数组中的第一组位的至少第一开关元件以及耦接至位数组中的第二组位的至少第二开关元件，该至少第一开关元件选择性地使能该第一组位响应于由第一时钟门控信号激活而被读取或写入；该至少第二开关元件选择性地使能第二组位响应于由第二时钟门控信号激活而被读取或写入。
【技术实现步骤摘要】
本公开总地涉及计算机存储器设备，更具体地，涉及节省与管理计算机存储器设备相关联的功率。
技术介绍
1、节能是半导体设计中最重要的方面之一。节省半导体的功率的一种方法是优化被普遍重复/使用的逻辑消耗的功率。空闲索引(free index)处理就是这样一种逻辑，其广泛用于不同的模块中。空闲索引逻辑用于跟踪存储元件(如多线程先进先出(fifo)缓冲区、响应缓冲区和跟踪器)中的可用地址(条目)。传统的空闲索引逻辑使用每存储条目的触发器(flop)来跟踪可用性。这种架构导致触发器阵列如存储本身一样深。
技术实现思路
1、时钟门控(clock gating)是每当逻辑未在使用时时钟就被门控的一种节能技术。大多数现有的空闲索引触发器阵列设计是对整个空闲索引触发器阵列使用单个时钟门控。以这种方式控制空闲索引触发器阵列会导致每次访问时整个空闲索引触发器阵列被激活，从而导致不必要的功率使用。
2、本公开的实施例旨在改善半导体器件和芯片的功耗。通过优化用于跟踪存储元件(如多线程fifo、响应缓冲区以及跟踪器)中的可用地本文档来自技高网...
【技术保护点】
1.一种系统，包括：
2.如权利要求1所述的系统，其中所述至少第一开关元件和所述至少第二开关元件连接至共同的非门控时钟信号。
3.如权利要求1所述的系统，其中所述第一组位中的位数与所述第二组位中的位数相等。
4.如权利要求1所述的系统，其中所述第一组位中的位数与所述第二组位中的位数不同。
5.如权利要求4所述的系统，其中所述第一组位中的所述位数少于所述第二组位中的所述位数。
6.如权利要求1所述的系统，其中所述至少第一开关元件包括第一数字逻辑元件，以及其中所述至少第二开关元件包括第二数字逻辑元件。
>7.如权利要求1所...
【技术特征摘要】
1.一种系统，包括：
2.如权利要求1所述的系统，其中所述至少第一开关元件和所述至少第二开关元件连接至共同的非门控时钟信号。
3.如权利要求1所述的系统，其中所述第一组位中的位数与所述第二组位中的位数相等。
4.如权利要求1所述的系统，其中所述第一组位中的位数与所述第二组位中的位数不同。
5.如权利要求4所述的系统，其中所述第一组位中的所述位数少于所述第二组位中的所述位数。
6.如权利要求1所述的系统，其中所述至少第一开关元件包括第一数字逻辑元件，以及其中所述至少第二开关元件包括第二数字逻辑元件。
7.如权利要求1所述的系统，其中所述第一存储元件包括多个存储子元件，以及其中所述第二存储元件包括多个存储子元件。
8.如权利要求1所述的系统，其中所述第一组位用所述第一时钟门控信号激活，并被使能被读取以识别所述第一存储元件中的第一组数据存储位置的状态。
9.如权利要求8所述的系统，其中所述第一组位用所述第一时钟门控信号激活，并被使能被写入以更新所述第一存储元件中的第一组数据存储位置的状态。
10.如权利要求9所述的系统，其中在给定时间对空闲索引触发器阵列执行一个或更多个写入以更新数据存储位置的状态。
11.如权利要求8所述的系统，其中所述第二组位用所述第二时钟门控信号激活，并且被使能被读取以识别所述第一存储元件中的第二组数据存储位置的状态，并且其中所述第二时钟门控信号独立于所述第一时钟门控信号进行操作。
12.如权利要求1所述的系统，其中所述第一存储元件包括可读且可写的存储器设备。
13.如权利要求12所述的系统，其中所述第一存储元件包括随机存取存储器ram设备。
14.如权利要求1所述的系统，其中所述位数组被提供为触发器阵列、触发器向量或触发器数组的一部分。
15.如权利要求1所述的系统，其中当来自所述多个数据存储位置中的相应的第一组数据存储位置的数据要使数据从中被读取时，所述第一组位用所述第一时钟门控信号激活以被读取，以及其中当来自所述多个数据存储位置中的相应的第二组数据存储位置的数据要使数据从中被读取...
【专利技术属性】
技术研发人员：A·木谷，S·查基拉姆，拉克希塔，R·兰加特贾，R·V·帕特尔，
申请(专利权)人：辉达公司，
类型：发明
国别省市：
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