用于PDEMOS器件的HCI应力测试方法技术

本发明专利技术涉及一种用于PDEMOS器件的HCI应力测试方法。所述HCI应力测试方法中，设置所述衬底和所述源区接地，并对所述栅极施加第一负电压，对所述漏区施加第二负电压，对所述场板施加第三负电压，其中，所述第三负电压小于所述第一负电压且大于所述第二负电压，如此可以有效调节漏端漂移区的电场，改善在HCI应力测试结束之后关态漏电流明显增大的问题，减小产品端功耗，并且，通过对各电极电压的调整改善关态漏电流，不会对器件的关态击穿电压和开态电流能力造成不良影响，也不需要减小漏端偏移区的注入浓度，避免增大导通电阻(Rdson)，在确保器件性能的同时方便操作。

【技术实现步骤摘要】

本专利技术涉及半导体，尤其涉及一种用于pdemos器件的hci应力测试方法。

技术介绍

1、功率半导体装置可采用p沟道的漏极延伸(drain extension，de)mos器件(即pdemosfet，以下简称pdemos器件)来制作。在pdemos器件中，p型重掺杂(p+)的漏区形成于在反向偏压期间耗尽的低掺杂半导体区域，从而在漏区与栅极下方的沟道区之间形成p型的漏端漂移区，实现较高的耐压能力。

2、随着器件尺寸的的日益缩小，mos器件的热载流子注入(hci)效应越来越严重，其引起的器件性能的退化是影响器件可靠性的重要因素之一。利用热载流子注入(hci)效应较为明显的测试条件对pdemos器件进行恶劣的应力测试，可以检测出pdemos器件的热载流子相关的可靠性，该检测即hci应力测试(hci stress)。hci应力(hci stress)测试已成为pdemos器件的可靠性测试项目之一。

3、一些现有pdemos器件在漏端漂移区上设置了场板。在进行hci应力测试时，通常使源区和衬底连接0v电压，漏区连接大的负电压，栅极连接较小的本文档来自技高网...

【技术保护点】

1.一种用于PDEMOS器件的HCI应力测试方法，其特征在于，包括：

2.如权利要求1所述的HCI应力测试方法，其特征在于，所述第一负电压为衬底电流与栅极电压关系中衬底电流最大值所对应的栅极电压。

3.如权利要求1所述的HCI应力测试方法，其特征在于，相较于所述第一负电压，所述第三负电压更接近所述第二负电压。

4.如权利要求1所述的HCI应力测试方法，其特征在于，所述第三负电压的绝对值小于或等于所述第一负电压绝对值的十倍。

5.如权利要求1所述的HCI应力测试方法，其特征在于，所述第三负电压大于或等于-20V。

<p>6.如权利要求1...

【技术特征摘要】

1.一种用于pdemos器件的hci应力测试方法，其特征在于，包括：

2.如权利要求1所述的hci应力测试方法，其特征在于，所述第一负电压为衬底电流与栅极电压关系中衬底电流最大值所对应的栅极电压。

3.如权利要求1所述的hci应力测试方法，其特征在于，相较于所述第一负电压，所述第三负电压更接近所述第二负电压。

4.如权利要求1所述的hci应力测试方法，其特征在于，所述第三负电压的绝对值小于或等于所述第一负电压绝对值的十倍。

5.如权利要求1所述的hci应力测试方法，其特征在于，所述第三负电压大于或等于-20v。

6.如权利要求1所述的hci应力测试方法，其特征在于，所...

【专利技术属性】
技术研发人员：覃贞山，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：