鉴相器电路、锁相环电路及存储器制造技术

本公开/本公开实施例公开了一种鉴相器电路、锁相环电路及存储器。其中，鉴相器电路包括：鉴相器单元，连接第一输入通路和第二输入通路；第一输入通路用于向鉴相器单元输入参考时钟信号；第二输入通路用于向鉴相器单元输入反馈时钟信号；控制单元，连接鉴相器单元的第二输入通路，用于将反馈时钟信号延迟预设时长得到延迟时钟信号，延迟时钟信号通过第二输入通路输入至鉴相器单元；其中，鉴相器单元基于反馈时钟信号和参考时钟信号得到第一鉴相信号，并基于延迟时钟信号和参考时钟信号得到第二鉴相信号，第一鉴相信号和第二鉴相信号均用于表征鉴相器单元不同输入通路输入的时钟信号的时序关系。

【技术实现步骤摘要】

本公开涉及但不限于电路设计，尤其涉及一种鉴相器电路、锁相环电路及存储器。

技术介绍

1、dll(delay-locked loop，延迟锁定环)电路被广泛应用于各种存储器或处理器等各种芯片和大规模集成电路中，例如在dram(dynamic random-access memory，动态随机存取存储器)中，可以使用数字dll对齐输入时钟与dq(data input/output，数据输入输出)端的输出时钟。dll中的pd(phase detector，鉴相器)通过比较参考时钟信号的上升沿和反馈时钟信号的上升沿来判断反馈时钟信号是否与参考时钟信号对齐并生成鉴相结果，鉴相结果用于调整反馈时钟信号的延迟。

技术实现思路

1、有鉴于此，本公开实施例至少提供一种鉴相器电路、锁相环电路及存储器。

2、本公开实施例的技术方案是这样实现的：

3、一方面，本公开实施例提供一种鉴相器电路，包括：鉴相器单元，连接第一输入通路和第二输入通路；所述第一输入通路用于向所述鉴相器单元输入参考时钟信号；所述第二输入通路本文档来自技高网...

【技术保护点】

1.一种鉴相器电路，其特征在于，包括：

2.根据权利要求1所述的鉴相器电路，其特征在于，所述延迟时钟信号包括第一延迟信号，所述控制单元包括：

3.根据权利要求2所述的鉴相器电路，其特征在于，所述延迟时钟信号还包括：第二延迟信号；所述控制单元还包括：

4.根据权利要求3所述的鉴相器电路，其特征在于，所述第二延迟信号包括：所述第二输入通路基于所述反馈时钟信号的原始跳变沿和所述第二变化值延迟得到的第二跳变沿；

5.根据权利要求2所述的鉴相器电路，其特征在于，所述第一可变电容包括场效应晶体管，其中，所述场效应晶体管的栅极连接所述鉴相器单元的第二输入...

【技术特征摘要】

1.一种鉴相器电路，其特征在于，包括：

2.根据权利要求1所述的鉴相器电路，其特征在于，所述延迟时钟信号包括第一延迟信号，所述控制单元包括：

3.根据权利要求2所述的鉴相器电路，其特征在于，所述延迟时钟信号还包括：第二延迟信号；所述控制单元还包括：

4.根据权利要求3所述的鉴相器电路，其特征在于，所述第二延迟信号包括：所述第二输入通路基于所述反馈时钟信号的原始跳变沿和所述第二变化值延迟得到的第二跳变沿；

5.根据权利要求2所述的鉴相器电路，其特征在于，所述第一可变电容包括场效应晶体管，其中，所述场效应晶体管的栅极连接所述鉴相器单元的第二输入通路，所述场效应晶体管的源极和漏极电连接作为所述第一可变电容的第一极板。

【专利技术属性】
技术研发人员：梁斌熙，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：

全部详细技术资料下载 我是这个专利的主人