分层的高速缓存标签架构制造技术

公开一种装置、系统和方法。在一个实施例中，该装置包括耦合于处理器的高速缓存存储器。该装置另外包括耦合于高速缓存存储器的标签存储结构。该标签存储结构存储与高速缓存存储器中的位置关联的标签。该装置另外包括耦合于处理器的高速缓存标签的高速缓存。该高速缓存标签的高速缓存可存储在标签存储结构中存储的标签的更小子集。

【技术实现步骤摘要】
【国外来华专利技术】分层的高速缓存标签架构 专利
本专利技术涉及高速缓存标签存储。更具体地，本专利技术涉及为多个高速缓存标 签存储创建标签存储的分层架构。术语汇总下面是本文使用的术语的简单汇总。所给出的定义可适用于说明书和权利 要求书，除非该术语明显以另一方式使用。标签存储结构:存储针对高速缓存存储器中每个表目的标签和其它关联信 息(例如状态信息、LRU信息、ECC信息)的存储结构。高速缓存标签的高速缓存:存储存储在标签存储结构中的子集标签的高速缓存。索引:存储器请求中指向标签存储结构中的一组特定标签的地址部分。 标签:存储器请求中指向对特定索引部分来说唯一的特定存储器地址位置 的地址部分。
技术介绍
由于存储器相对于处理器内核速度的相对慢的速度，所有类型的处理器已 变得更依赖于高速缓存。近十年来已经采用了多种高速缓存架构。 一种常见的 缓存架构是一组联合高速缓存。高速缓存架构具有存储来自系统存储器位置的 数据的内存和存储多组标签的标签存储结构。在标准高速缓存分层架构中，通常高速缓存的位置越靠近处理器内核，高 速缓存就变得越小和越快。最小和最快的高速缓存一般位于处理器内核硅芯片 上。另一方面， 一个或多个最大高速缓存(LLC或末级高速缓存)有时于处理器 内核芯片外地设置。访问位于芯片外高速缓存的数据相对于芯片内集成的高速缓存一般产生附加的延时，因为将数据传送至处理器内核花费较长的时间。每个高速缓存具有标签存储结构。如果处理器要求来自某一存储器位置的 数据，则通过将存储器位置地址和高速缓存的标签存储结构比较而判断数据是 否存储在给定的高速缓存中。如果标签存储结构是芯片外的，则作出标签査找 的延时将大于如果标签存储结构是芯片内集成的。因此，由于占用了有价值的 空间，因此芯片内集成的标签存储结构增加了处理器芯片的成本，但是它们通 过减少对芯片外高速缓存的标签査找延时而帮助提高执行速度。在许多实施例中，高速缓存通过高速缓存管线(例如64字节)存储数据。 在其它实施例中，高速缓存通过一些其它的可量度单元存储数据。在高速缓存 通过高速缓存管线存储数据的示例性实施例中，标签存储结构意味着由存储在 高速缓存中的高速缓存管线表征的特定存储器位置。另外，标签存储结构还存 储状态信息以标识所存储的高速缓存管线是否已被修改、是否有效等。状态信息的一个示例是有许多高速缓存利用的MESI(修改的、排他的、共享的或无效 的)信息。标签存储结构还存储高速缓存替换信息以在需要替换已有高速缓存 管线的情形下帮助确定驱逐哪条高速缓存管线。LRU(最近最少使用)位是所釆 用的常见技术并要求保持关于高速缓存管线相对寿命的信息(相对于其它己存 储的高速缓存管线)，尽管存在并可利用其它替换策略技术。标签存储结构还 可对每组标签存储纠错信息(ECC)，尽管ECC信息不是必需的。LRU信息和ECC 信息只需要对每个组进行存储，而标签信息和状态信息需要对每个标签(即每 个路径)进行存储。例如，40位地址空间中具有64字节高速缓存管线的256兆字节(MB)4路 径组联合高速缓存需要9. 5MB的标签存储空间(14b标签+2b状态)X4M标签+(8b ECC+4b LRU)/组X 1M路径=9. 5MB 如果标签存储结构位于处理器芯片上，则9. 5M量的存储空间会显著增加 制造处理器的成本负担。存储在门阵列中的9.5M的信息占用了处理器的硅芯 片上大量的空间。为了减小处理器芯片的成本负担并仍然允许缓存和未命中的 判断，已引入并偶尔使用部分标签存储结构。部分标签仅存储一部分标签信息 (例如8位而不是标签的全部14位)以节省芯片空间。优化该架构以快速判断高速缓存未命中。但是，为了确定高速缓存命中，仍然需要访问来自主存储器 的整个标签。因此，如果存在因部分标签查找的高速缓存未命中，则知道应当 从系统存储器检索数据；然而，在高速缓存命中的情况下，仍然需要访问来自 存储有关全部标签的信息的标签存储结构的实际标签。附图简述本专利技术通过示例表述而不受附图的限制，在附图中相同附图标记表示相同 部件，其中附图说明图1示出实现高速缓存标签的高速缓存的装置的一个实施例。图2示出标签地址结构以及在N路径组的联合配置中的高速缓存标签的高速缓存组结构和高速缓存标签的高速缓存中的各标签地址表目的一个实施例。图3是利用高速缓存标签的高速缓存以存储与高速缓存存储器关联的标 签组的子集的过程的一个实施例的流程图。图4示出利用高速缓存标签的高速缓存的过程的一个实施例的流程图。专利技术详述描述实现高速缓存标签的高速缓存的装置、系统和方法的实施例。在下面 的说明中，对多个特定细节予以展开。然而要理解，这些实施例可不依赖这些 具体细节地投入实践。在其它例子中，不对公知的部件、规格和协议进行说明 以避免使本专利技术混淆。图1示出用于实现高速缓存标签的高速缓存的装置和系统的一个实施例。 在许多实施例中， 一个或多个处理器内核104位于微处理器硅芯片102(芯片 l)上。在其它多处理器实施例中，可存在耦合在一起的多个处理器芯片，每个 芯片包括一个或多个内核(多芯片上的处理器内核的架构在图1中未示出)。回 来参见图1，处理器内核耦合于互连结构100。在不同实施例中，处理器内核 104可以是设计成用于任何形式的个人计算机、手持设备、服务器、工作站或 当前可用的其它计算设备的任何类型的中央处理单元(CPU)。为了便于说明而 示出一条互连结构100以不混淆本专利技术。在实践中，这一条互连结构可包括将不同独立设备耦合在一起的多条互连结构。另外，在许多实施例中，更多的设备可耦合于未示出的互连结构(例如芯片组)。处理器内核104通过互连结构IOO耦合于物理上与处理器内核104位于同一芯片内的一个或多个芯片内集成的高速缓存106。在许多实施例中，高速缓存具有与之关联的标签存储结构114，该结构114存储所有高速缓存存储器位置的标签。在一些实施例中，标签存储结构114位于与处理器内核104分离的硅芯片(芯片2)112上。在许多实施例中，标签存储结构114通过互连结构IOO耦合于一个或多个芯片外(非处理器芯片)高速缓存U6并位于与芯片外高速缓存116相同的芯片上。高速缓存标签的高速缓存108将芯片外高速缓存标签的子集存储在处理器芯片102上。具体地说，尽管标签存储结构U4存储全部索引值和每个索引值的关联标签组，然而高速缓存标签的高速缓存108另一方面不存储全部可能的索引值。相反，为了节省存储空间，高速缓存标签的高速缓存108存储标签的一个子集，该子集存储在标签存储结构114中。在大多数实施例中，在任何给定时间不是全部的索引位置在高速缓存标签的高速缓存108中被表征。在一些实施例中，对于存储在高速缓存标签的高速缓存108和标签存储结构114中的标签之间的每个匹配的标签来说，需要来自一个组的所有路径的信息。在一个实施例中，高速缓存标签的高速缓存108存储少于所有路径的标签。在一个实施例中， 一个组的存储要求是9.5字节，其包括标签信息、状态信息、驱逐/高速缓存替换策略信息(LRU)以及ECC信息(如果使用ECC的话)。有关标签、状态、LRU信息和ECC分量的具体细节在背景部分中更为详细地作了说明。在一些实施例中，高速缓存标签的高速缓存利用不同于LRU策略的本文档来自技高网...

【技术保护点】
一种装置，包括：　耦合于处理器的高速缓存存储器；　耦合于所述高速缓存存储器的标签存储结构，所述标签存储结构存储多个标签，其中每个标签关联于存储在所述高速缓存存储器中的一个数据位置；以及　耦合于所述处理器的高速缓存标签的高速 缓存，所述高速缓存标签的高速缓存用来存储所述标签存储结构中存储的多个标签中的一个或多个的子集。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：A赛恩哈尔，RB奥斯本，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]