用于并行涡轮解码器的多址访问制造技术

存储器组，其包括多个存储器；第一蝶式网络，其配置用于将存储器地址应用于所述存储器组；第二蝶式网络，其配置用于传递去往或者来自所述存储器组的数据。按照多址访问规则为所述第一和第二蝶式网络生成控制信号，以允许在没有存储器访问冲突的情况下，按照线性顺序和交织顺序之一对所述存储器组进行并行访问。所述方法和装置在涡轮解码中使用特别有益。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术示例性而非限制性的实施方式总体上涉及无线通信系 统、方法、设备和计算机程序产品，并且更具体地，涉及对用于前 向纠错的信道码进行解码的技术。
技术介绍
在无线通信系统的操作期间，在传输数据时，需要对用于前向纠4晉的各种信道码进行解码。典型的信道码(例如在3G系统以及 WiMAX中使用的那些)是涡轮码(turbo code )、双涡轮码(duo-turbo code)以及低密度奇偶校验(LDPC)码。较高的传输数据率意味着在接收机处要存在较快的信道解码 器。满足这一需求的一个简单的解决方案是提高接收机解码器的时 钟频率，从而实现所需的数据率。然而，使用高时钟频率需要解码 器(例如，在诸如ASIC的集成电路中实现的解码器)消耗较多的功 率，在便携式电池供电的设备中这是明显的缺点。另一可能的解决方案是将并行处理用于解码。然而，该方法导 致了以两种不同访问顺序的多址数据访问相关的问题。尽管可以直 接设计用于一个访问顺序的多址访问方案，但是在涡轮码和低密度 奇偶校验码的情况下，多址访问方案必须可以在没有访问沖突的情 况下可用于至少两个独立的访问顺序。解决多址访问问题的一种可能的技术是在没有内部多址访问能 力的情况下实现涡轮解码器的行或者组。当数据率不高(例如，小 于20Mbps)时，该技术可能是足够的。建立并行处理的另 一 种可能技术是设计码交织器，使得交织器 支持某些类型的多址访问方案。此类方法的一个示例由Takeshita的and permutation polynomialsover integer rings, IEEE Trans. Inform. Theory, vol. 52， no. 3， pp1249-1253， 2006年3月描述。该技术的一个弱点在于，其不适用于现有系统。另一弱点是，并行处理的类型取决于码的交织器，并且此后无法修改它。另 一种多址访问技术由Benedetto等人的Design issues on theparallel implementation of versatile, high-speed iterative decoders,Turbo-Coding -2006， 2006年4月3-7日，Munich描述。还可以参考由Tarable等人的 Mapping Interleaving Laws to Parallel Turbo andLDPC Decoder Architectures, IEEE Transactions on InformationTheory, Vol. 50, No. 9， 2004年9月描述的方法。Tarable等人构建了映射，使得可以按照线性顺序以及交织顺序二者来并行地处理数据，而不会引起访问沖突。而且，他们的解决方案是独立于交织器的，也即，他们的方法可以无限制地适用于任何交织器。然而，此方法的一个缺点在于，其实现需要非常大的交换器(多路器)。另一缺点在于，该方法必须能够将任意顺序的数据记录为任意顺序。例如，为了完成4度并行处理，解码器需要生成4!=1*2*3*4=24个顺序。如果并行处理的度为8，则要生成8!=40320种情况。很明显，该方法的缺陷在于，用来生成映射函数的算法十分复杂。而且，该算法并不能确保用于路由数据的简单网络。
技术实现思路
按照本专利技术的示例性而非限制性实施方式，上述以及其他问题能够得以解决，并且可以实现其他优点。按照本专利技术的一个实施方式是一种方法。提供存储器组，其包括多个存储器；提供第一蝶式网络，其配置用于将存储器地址应用于存储器组；以及提供第二蝶式网络，其配置用于将数据传递到存储器组或者从存储器组传递数据。此外，在该方法中，按照多址访问规则为第 一和第二蝶式网络生成控制信号，以允许在没有存储器访问沖突的情况下，按照线性顺序和交织顺序之 一 对存储器组进行并行访问。按照本专利技术的另 一 实施方式是 一 种机器可读的指令程序，其包含在有形的存储器中并且可由数字数据处理器来执行，以便执行涉及控制存储器访问的动作。在此实施方式中，所述动作包括按照多址访问规则为第 一蝶式网络和第二蝶式网络生成控制信号，以允许在没有存储器访问冲突的情况下，按照线性顺序和交织顺序之一对存储器组进行并行访问；以及将所述控制信号发送给第一和第二蝶式网络。存储器组包括多个存储器；第一蝶式网络配置用于将存储器地址应用于存储器组；以及第二蝶式网络配置用于将数据传递到存储器组或者从存储器组传递数据。按照本专利技术的又一实施方式是一种装置，其包括具有多个存储器的存储器组；第一和第二蝶式网络；以及处理器。第一蝶式网络耦合至存储器组，并且配置用于将存储器地址应用于存储器组。第二蝶式网络耦合至存储器组，并且配置用于将数据传递到存储器组或者从存储器组传递数据。处理器具有控制输出，其耦合至第一和第二蝶式网络，并且配置用于按照多址访问规则为第 一和第二蝶式网络生成控制信号，以允许在没有存储器访问冲突的情况下，按照线'性顺序和交织顺序之 一 对存储器组进行并行访问。附图说明当结合附图阅读下文详细描述时，本专利技术的教导的上述以及其他方面将更为易见。图1描绘了具有四条总线的示例性蝶式网络。图2示出了按照本专利技术的示例性实施方式与两个蝶式网络耦合以实现4度并行处理的存储器组，以及可操作用于为蝶式网络生成控制信号的处理器。图3A-图3E是示出了按照在此描述的详细示例的多址访问函数和访问顺序的值的表，图3F是示出了在线性访问顺序与交织访问顺序之间进行转换以用于4元组多址访问函数的算法的执行的流程图。图4是耦合至2元组蝶式网络的、大小为2的存储器组，其示出了作为使用不同控制信号的线性或交织的奇偶访问。图5类似于图4，但是其中大小为4的存储器组耦合至4元组蝶式网络，其中线性访问控制信号的各个比特应用于网络的各个交换器。图6类似于图4，但是其示出了镜像2元组多址访问。图7类似于图5，但是其示出了镜像4元组多址访问。图8是示出各种n元组蝶式网络中的交换器的输入管脚与输出管脚的符号的表。图9是示出用于4元组蝶式网络的输入管脚到输出管脚转换的表。图IO是示出了如何确定4比特宽的控制信号的值的概念图。图11是8元组蝶式网络的示意图，该蝶式网络具有布置在3列中的12个交换器以及用于该网络的8个输入和8个输出管脚。图12是示出针对从输入管脚0到1的所有允许的转换、到图11的交换器的3比特控制信号的表。图13是示出对于图11的8元组蝶式网络如何从多址访问函数Fn来导出所有12个控制比特的概念图。图14是按照本专利技术示例性实施方式的方法的逻辑流程图。具体实施例方式用于3G移动设备(例如，cdma2000、 WCDMA)的某些涡轮解码器每个比特使用22个周期，以便在IO轮期间解码涡轮编码的数据。使用阶为2、 4和8的多址访问规则，周期效率分别约为10轮时每比特ll、 5.5和2.75个周期。本专利技术的示例性实施方式提供设计与较高的数据率(诸如那些未来的通信标准预期的数据率)结合使用、且具有合理低功耗的高速涡轮解码器的能力。本专利技术的实施14方式可以在例如使用3G、WiMAX、LTE(UTRAN长期演进或3.9G)、HSDPA/HSUPA (高速下行链路/上行链路分组接入)以及其他无线协议进行操作的网络中本文档来自技高网...

【技术保护点】
一种方法，包括：　提供包括多个存储器的存储器组，配置用于将存储器地址应用于所述存储器组的第一蝶式网络，以及配置用于传递去往或者来自所述存储器组的数据的第二蝶式网络；以及　按照多址访问规则为所述第一和第二蝶式网络生成控制信号，以允 许在没有存储器访问冲突的情况下，按照线性顺序和交织顺序之一对所述存储器组进行并行访问。

【技术特征摘要】
【国外来华专利技术】US 2007-6-4 11/810,1991.一种方法，包括提供包括多个存储器的存储器组，配置用于将存储器地址应用于所述存储器组的第一蝶式网络，以及配置用于传递去往或者来自所述存储器组的数据的第二蝶式网络；以及按照多址访问规则为所述第一和第二蝶式网络生成控制信号，以允许在没有存储器访问冲突的情况下，按照线性顺序和交织顺序之一对所述存储器组进行并行访问。2. 根据权利要求1所述的方法，其中线性顺序数据具有并行n 元组访问规则，n=2m, (ao(k)，a,(k)，a2(k)，…，an-k,并且交织顺序数 据具有并行n元组访问规则(T(a。(k)), T(ak)), T(a2(k)),…,T(an-,(k), k=0， 1,…，N/n-l，其中m是至少为l的整数，而N是所述存储器组 的地址空间的长度。3. 根据权利要求2所述的方法，其中多址访问配对表达为 将所述地址空间分割为奇地址和偶地址a。(k) = 2*k适用于所有偶地址，且ak) = 2*k+l适用于所有奇地址。4. 根据权利要求2所述的方法，其中所述多址访问规则表达为 从所述存储器组的开始和末尾将数据作为配对(a。(k), a(k) }来处理a。(k)-k且a,(k)-N-l-k， k=0， 1， 2，…，N/2-l,并且m二l。5. 根据权利要求2所述的方法，其中所述多址访问规则表达为 从所述存储器组的开始和中间将数据作为配对{ao(k)， at(k) }来处理ao(k)二k且ak)-N/2+k, k=0， 1, 2，…，N/2画l,并且m爿。6. 根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为4个连续数据值来并行处理(a。(k)， a!(k), a2(k)， a3(k)}，a0(k) = 4*k， a(k) = 4*k+l， a2(k) = 4*k+2以及a3(k) = 4*k+3, k=0， 1,2， ...， N/4-1,并且m=2。7，根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为4个数据值来并行处理，使得两个值从所述存储器的开始和末尾是连续的,a。(k) = 2*k, a(k) = 2*k+l, a2(k)=N-2-2*k以及 a3(k) = N-l-2*k, k=0， 1， 2，…，N/4-l，并且m=2。8. 根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为4个数据值来并行处理，使得数据帧被分为4个大小相等的子帧，a。(k) = k, ak) = N/4+k, a2(k) = N/2+k以及a3(k)= 3*N/4+k, k = 0， 1， 2,…，N/4画l，并且m=2。9. 根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为2m个连续的数据值来并行处理，ap(k1^2m + p, p=0，l,...， 2m-l,其中k = 0, 1, 2， ...，N/2m-l。10. 根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为2m个数据值来并行处理，使得从所述存储器的开始和末尾，2V2个值是连续的，对于p=0， 1，...，2m-l， ap(k)二1^2m + p， 而对于p:2m，2^+l,…，2m画l， ap(kN画k承2m-'-(2气p),其中k-O, 1， 2，…，N/2m-l。11. 根据权利要求2所述的方法，其中所述多址访问规则表达为 将数据作为2m个数据值来并行处理，使得数据帧被分为2巾个大小相等的子帧，ap(k)=p*N*2-m + k, p=0,l，...2m-l，其中k:0,1,2，…， N/2m-l。12. 根据权利要求1所述的方法，其中交织器表示为T,其中T 的逆表示为T,其中所述多址访问规则表示为P2(k) = (ak)，a,(k)〉 以及a{T(a0(k))， T(a(k), k=0，l，...， N/2-1 ，其中N表示所述存储器 组的地址空间的长度，其中从地址空间0, 1，…，N-1到两个存储器分 量0和1的函数F具有初始值F(j)二O,ji， 1,2, ...，N-l,使得所有数 据最初处于存储器分量0中，并且其中所述控制信号作为以下内容 执行的结果而生成assign k = 0; RepeatIf F(a。(k)) = 0 and F(a卿=0 then start - ai(k); j = a,(k); Repeat assign F①=1;If T1①=ao(n) for some n then a = ai(n);elsea = ao(n);endifif T(a) : a。(m) for some m then nextj = ai(m)elsenextj = ao(m)endif j = next j Until j = start;endifk = next k; Until all k，s have been treated,其中对于线性访问顺序和交织访问顺序，所述控制信号分别是xk =F(ao(k))以及Yk = F(T(a()(k)))。13. 根据权利要求1所述的方法，还包括将子存储器仁1=0， 1, 2, ..., 2m-1的地址空间划分为所述地址空间的两个大小相等的子 集，所述子集之一与子存储器t相关联，而所述子集的另一个与子存 储器(t + 2m)相关联，从而根据较低阶的2^对应项导出较高阶的2m 并行处理。14. 根据权利要求1所述的方法，其中生成包括标识线性访 问顺序和交织访问顺序，标识并行处理较高的度以及并行处理的类 型，构建将每个地址与一个存储器相关联的函数，以及根据所述函 数导出所述控制信号。15. 根据权利要求1所述的方法，其中进行解码的所述数据是 涡轮编码数据。16. —种机器可读的指令程序，包含在有形存储器上，并且可由 数字数据处理器执行，用以执行涉及控制存储器访问的动作，所述 动作包括按照多址访问规则为第 一蝶式网络和第二蝶式网络生成控制信 号，以允许在没有存储器访问冲突的情况下，按照线性顺序和交织顺序之一对存储器组进行并行访问；将所述控制信号发送至所述第一和第二蝶式网络； 其中所述存储器组包括多个存储器，所述第一蝶式网络配置用于将存储器地址应用于所述存储器组，以及所述第二蝶式网络配置用于传递去往或者来自所述存储器组的数据。17. 根据权利要求16所述的程序，其中线性顺序数据具有并行n元组访问，n=2m, {aQ(k), ak)， a2(k)，…,an.,(k)),并且交织顺序数据 具有并行n元组访问规则(T(a。(k))， T(ak)), T(a2(k)),…，T(a^,, k=0, 1, ...，N/n-l，其中m是至少为l的整数，而N是所述存储器组 的地址空间的长度。18. 根据权利要求17所述的程序，其中多址访问规则表达为 将所述地址空间分割为奇地址和偶地址a。(k) = 2*k适用于所有偶地址，且a，(k)二24k+l适用于所有奇地址。19. 根据权利要求17所述的程序，其中所述多址访问规则表达为从所述存储器组的开始和末尾将数据作为配对(ao(k)， a(k) }来 处理ao(k)-k且ak)-N-l画k, k=0， 1， 2，…，N/2画l,并且m二l。20. 根据权利要求17所述的程序，其中所述多址访问规则表达为从所述存储器组的开始和中间对数据进行处理ao(k) = k且a,(k) =N/2+k, k=0, 1， 2，…，N/2-l，并且m:l。21. 根据权利要求17所述的程序，其中所述多址访问规则表达为将数据作为4个连续数据值来并行处理(ao(k), ai(k), a2(k)， a3(k)}， a0(k) = 4*k， ai(k) = 4*k+l, a2(k) = 4*k+2以及a3(k) = 4*k+3, k=0, 1， 2, N/4-1,并且m=2。22. 根据权利要求17所述的程序，其中所述多址访问规则表达为将数据作为4个数据值来并行处理，使得两个值从所述存储器的 开始和末尾是连续的,a。(k) = 2*k, a!(k) = 2*k+l， a2(k)=N-2-2*k以及 a3(k) = N-l-2*k, k=0, 1, 2,…，N/4画l，并且m=2。23. 根据权利要求17所述的程序，其中所述多址访问规则表达为将数据作为4个数据值来并行处理，使得数据帧被分为4个大小 相等的子帧，a。(k) = k, a!(k) ...

【专利技术属性】
技术研发人员：E涅米南，
申请(专利权)人：诺基亚公司，
类型：发明
国别省市：FI[芬兰]