用于在存储器阵列中减少泄漏电流的方法及设备技术

本发明专利技术描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列具有多行及多列存储器单元。位线耦合到所述列存储器单元，且字线耦合到所述行存储器单元。所述位线在所述存储器阵列的休眠模式期间具有与电源断开的路径且浮动。所述位线可耦合到：（ｉ）用以在每一读取或写入操作之前对所述位线进行预充电的预充电电路；（ｉｉ）用以将所述位线耦合到读出放大器以用于读取操作的通过晶体管；以及（ｉｉｉ）用以驱动所述位线以用于写入操作的驱动器中的上拉晶体管。所述预充电电路、通过晶体管及上拉晶体管在所述休眠模式期间被切断。所述字线在所述休眠模式期间被设定到预定逻辑电平以使所述存储器单元与所述位线断开。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及电子器件，且更具体地说，涉及用于在存储器阵列中减少泄漏电 流的技术。
技术介绍
集成电路(IC)制造技术持续地改进，且因而，晶体管的尺寸持续縮小。这使得较多晶体管及较多复杂电路能够被制造于ic裸片上，或替代地，较小裸片能够用于给定电路。较小晶体管尺寸还支持较快操作速度且提供其它利益。对于广泛用于数字电路及一些模拟电路的互补金属氧化物半导体(CMOS)技术来 说，缩小晶体管尺寸的主要问题是泄漏电流。较小晶体管几何形状导致较高电场(E场)， 其向晶体管施加应力且造成氧化物分解。为了降低E场，常常针对较小几何形状的晶体 管使用较低电源电压。遗憾的是，较低电源电压还增加晶体管的延迟，这对于高速度电 路来说是不合需要的。为了减少延迟且改进操作速度，降低晶体管的阈值电压(Vt)。 闳值电压是晶体管接通所在的电压。然而，较低阈值电压及较小晶体管几何形状导致较 高泄漏电流，所述泄漏电流是在晶体管被切断时穿过所述晶体管的电流。随着CMOS技术按比例变小，泄漏电流越来越成问题。这是因为泄漏电流相对于晶 体管尺寸的减小以高比率增加。此外，泄漏电流是例如蜂窝式电话、个人数字助理 (PDA)、膝上型计算机等便携式装置的主要问题。泄漏电流消耗电池电力且减少使用电 池的便携式装置的待机时间。在不牺牲过多性能的情况下减少泄漏电流是CMOS设计的主要挑战，尤其是随着IC 技术按比例变小。泄漏电流减少对于通常在许多电子装置中使用的存储器阵列来说是尤 其具挑战性的。存储器阵列具有许多行及许多列存储器单元以存储数据且可能具有许多 泄漏电流路径。应处理每一泄漏电流路径以便实现存储器阵列的低泄漏电流。
技术实现思路
本文描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列包含多行及多列存储器单元。位线耦合到所述列存储器单元，且字线耦合到所述行存储器单元。位线在存 储器阵列的休眠模式期间具有与电源断开的路径且浮动。可通过切断耦合于电源与位线 之间的所有晶体管而使位线浮动。位线可耦合到(i)用以在每一读取或写入操作之前将位线预充电为逻辑高的预充 电电路；(ii)用以将所述位线耦合到读出放大器以用于读取操作的通过晶体管；以及(iii) 用以驱动所述位线以用于写入操作的驱动器中的上拉晶体管。预充电电路、通过晶体管 及上拉晶体管可全部在休眠模式期间被切断。字线可在休眠模式期间被设定为预定逻辑 电平以使存储器-争元与位线断开。例如，如果不需要由存储器单元进行数据保持，则可 在休眠模式期间经由至少一个前端开关使存储器单元与电源断开。在下文进一步详细描述本专利技术的各种方面及特征。附图说明图l展示存储器装置的框图。图2及图3展示存储器阵列及输入/输出(I/O)电路的两个设计的示意图。图4展示字线驱动器的示意图。图5展示用于将存储器阵列置于休眠模式中的过程。图6展示无线装置的框图。具体实施例方式本文描述用于在存储器阵列中减少泄漏电流的技术。存储器阵列可用于随机存取存 储器(RAM)、静态RAM (SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、 视频RAM (VRAM)、同步图形RAM (SGRAM)、只读存储器(ROM)、快闪存储器等。 存储器阵列可为独立存储器装置的部分或可嵌入于其它装置(例如，处理器)内。图1展示具有低泄漏电流的存储器装置100的设计的框图。存储器装置100包括地 址锁存器110、地址解码器及字线驱动器120、存储器阵列150、控制信号产生器160及 I/O电路170。存储器阵列150还称为核心阵列。存储器阵列150包括M行及N列存储器单元152，其中M及N各自可为任何值。 存储器单元为可存储数据值的电路且可以各种电路设计来实施。所述M行存储器单元是 经由M条字线WL1到WLM来选择的。所述N列存储器单元耦合到N条差分位线BL1 及BLlb至U BLN及BLNb。地址锁存器110接收待存取的存储器单元或存储器单元块的地址且锁存所述地址。 地址解码器120接收所锁存的地址且可基于所接收的地址而产生行地址。地址解码器120 可接着对行地址执行预解码且提供指示待激活或断言的特定字线的经预解码的信号。字 线驱动器120接收经预解码的信号且如经预解码的信号所指示驱动特定字线，使得可存 取所要行的存储器单元。I/O电路170包括用于从存储器单元152读取数据且向存储器单元写入数据的各种 电路。举例来说，I/O电路170包括用于每一差分位线的读出放大器及数据输出缓冲器 以从耦合到所述位线的存储器单元读取数据。I/O电路170进一步包括用于每一差分位 线的数据锁存器及数据输入驱动器以向耦合到所述位线的存储器单元写入数据。控制信号产生器160接收外部时钟信号CLK且产生用以控制存储器装置100的操 作的控制信号。举例来说，产生器160可产生用于读取及写入操作的控制信号。存储器装置100可用深亚微米CMOS工艺来制造。存储器装置IOO的泄漏电流可来 自以下源 存储器阵列150-包括存储器单元及位线，以及 外围电路-包括除存储器阵列150之外的电路，例如控制信号产生器160、 I/O电 路170等。经由外围电路的泄漏电流可以若干方式来减轻。在一个设计中，可以(i)用于需要 高性能的区段的低Vt晶体管及(ii)用于需要低泄漏电流且不需要高性能的区段的高 Vt晶体管两者来实施。在另一设计中，低Vt晶体管可用于外围电路且高Vt晶体管可用 作后端开关来使外围电路与电路接地连接或断开。在功能/操作模式中，后端开关可被接 通，且外围电路可以正常方式操作。在休眠模式中，后端开关可被切断，且通过外围电 路的泄漏电流可能受通过后端开关的泄漏电流限制。高Vt晶体管可用于后端开关以减 少经由外围电路的泄漏电流。经由存储器阵列150的泄漏电流也可以若干方式来减轻。第一，存储器单元的电源 可在休眠模式期间与前端开关断开，这可减少通过存储器单元的泄漏电流。第二，可通 过在休眠模式期间使位线浮动而减少经由位线通过存储器单元的泄漏电流，如下文所描 述。一般来说，前端开关及/或后端开关可用于给定电路以减少泄漏电流。可能需要将前 端开关用于存储器阵列150来改进性能。下拉强度是读取/写入性能的重要因素。在存储 器单元内添加与下拉晶体管串联的后端开关可能影响下拉强度且影响性能。前端开关可用于存储器阵列以便最小化对下拉强度的影响。可能需要将后端开关用于外围电路，因为后端开关可用比前端开关小的IC裸片区域来实施。 一般来说，前端开关或后端开关或两者可用于存储器阵列150。前端开关或后端开关或两者还可用于外围电路。为清晰起见，以下描述假设前端开关用于存储器阵列150且后端开关用于外围电路。图2展示存储器阵列150a及I/0电路170a的示意图，其分别为图1中的存储器阵列150及I/O电路170的一个设计。为清晰起见，图2中仅展示一个存储器单元152、—个字线WLm以及一个差分位线BLx及BLxb，其中me卩，...，M)且xe {1，...， N}。同样为清晰起见，图2中展示用于仅一个位线的读取/写入电路。在图2展示的设计中，P沟道场效应晶体管(P-FET) 210用作用于存储器单元152的前端开关。P-FET 210使其栅极接收休眠信号SLP1，其漏极耦合到电本文档来自技高网...

【技术保护点】
一种集成电路，其包含：　存储器阵列，其包含多行及多列存储器单元；以及　多个位线，其耦合到所述多列存储器单元，所述位线在所述存储器阵列的休眠模式期间具有与电源断开的路径。

【技术特征摘要】
【国外来华专利技术】US 2007-5-18 11/750,5051.一种集成电路，其包含存储器阵列，其包含多行及多列存储器单元；以及多个位线，其耦合到所述多列存储器单元，所述位线在所述存储器阵列的休眠模式期间具有与电源断开的路径。2. 根据权利要求l所述的集成电路，其进一步包含用于所述多个位线的多个预充电电路，所述预充电电路在所述休眠模式期间被切 断。3. 根据权利要求2所述的集成电路，其进一步包含控制电路，其经配置以产生用于所述多个预充电电路的预充电信号，所述控制电 路经由后端开关耦合到电路接地且在所述休眠模式期间为所述预充电信号提供逻 辑高。4. 根据权利要求l所述的集成电路，其进一步包含多个晶体管，其用于将所述多个位线耦合到多个读出放大器以用于读取操作，所述多个晶体管在所述休眠模式期间被切断。5. 根据权利要求4所述的集成电路，其进一步包含控制信号产生器，其经配置以产生用于所述多个晶体管的控制信号，所述控制信 号产生器经由后端开关耦合到电路接地且在所述休眠模式期间为所述控制信号提 供逻辑高。6. 根据权利要求l所述的集成电路，其进一步包含多个驱动器，其用于驱动所述多个位线以用于写入操作，所述驱动器具有在所述 休眠模式期间被切断的上拉晶体管。7. 根据权利要求6所述的集成电路，其进一步包含控制逻辑，其经配置以产生用于所述多个驱动器中的所述上拉晶体管的控制信 号，所述控制逻辑经由后端开关耦合到电路接地且在所述休眠模式期间为所述控制信号提供逻辑高。8. 根据权利要求l所述的集成电路，其进一步包含至少一个前端开关，其耦合于所述电源与所述存储器阵列之间，所述至少一个前端开关在所述休眠模式期间被接通或切断。9. 根据权利要求l所述的集成电路，其进一步包含多个字线，其耦合到所述多行存储器单元，所述字线经配置以在所述休眠模式期间使所述存储器单元与所述多个位线断开。10. 根据权利要求9所述的集成电路，其进一步包含驱动器电路，其经配置以在所述休眠模式期间将所述多个字线设定于预定逻辑电平以使所述存储器单元与所述多个位线断开。11. 根据权利要求l所述的集成电路，其进一步包含多个晶体管，其耦合于所述电源与所述多个位线之间，所述晶体管在所述休眠模式期间被切断以使所述位线与所述电源断开。12. 根据权利要求11所述的集成电路，其中所述多个晶体管以比所述存储器单元中的晶体管长的长度实施以当在所述休眠模式期间被切断时减少泄漏电流。13. —种方法，其包含在功能模式期间经由多个位线从多列存储器单元读取数据；在所述功能模式期间经由所述多个位线向所述多列存储器单元写入数据；以及在休眠模式期间使所述多个位...

【专利技术属性】
技术研发人员：郑昌镐，陈楠，陈志勤，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]