一种乱序投机执行发射队列及电子设备制造技术

本发明专利技术提出一种乱序投机执行发射队列及电子设备，包括写缓存区、溢出区、主条目区以及第一选择器；写缓存区、溢出区、主条目区均与第一选择器连接，写缓存区、溢出区均与主条目区连接，写缓存区还与溢出区连接；在向第一选择器提供第一类指令后，或者，在不满足第一直发条件的情况下，若写缓存区中剩余有效指令的数量大于或等于1，则写缓存区用于按照预设的优先级规则将其中的有效指令发送给溢出区和/或主条目区。将发射队列分为三个区域，分别为写缓存区、溢出区以及主条目区，每个区域只需要按照指令年龄找到对应的指令作为输出，大大降低了整个发射队列年龄矩阵的逻辑深度，从而降低发射队列的时序收敛难度。

【技术实现步骤摘要】

本专利技术涉及芯片领域，具体而言，涉及一种乱序投机执行发射队列及电子设备。

技术介绍

1、近年来，不管是在高端消费电子领域还是服务器领域，更强大性能的处理器核心都是各大芯片公司的核心竞争力，例如轰动业内的m1芯片。高性能处理器核心主要具备两个特点：乱序执行和超标量。这类处理器核心主要由以下几个部分组成：（1）分支预测模块、（2）取指令模块、（3）译码模块、（4）重命名模块、（5）分发模块、（6）发射模块、（7）执行模块、（8）访存模块和（9）重排序模块；大部分高性能处理器核心还有浮点和向量执行模块。通常，高性能处理器的运行频率都在2ghz以上并且超标量宽度大于4。

2、在高性能处理器核心中，乱序投机执行是提高性能重要的方法，而发射队列的大小直接影响着处理器的投机执行能力，如果发射队列太小而不能匹配处理器前端取指能力和指令执行能力，那么发射队列就会成为整个处理器的性能瓶颈。但发射队列因其逻辑复杂性，很难在增加其大小的同时又满足高时钟频率下的时序约束。

技术实现思路

1、本专利技术的目的在于提供一种乱本文档来自技高网...

【技术保护点】

1.一种乱序投机执行发射队列，其特征在于，包括：写缓存区、溢出区、主条目区以及第一选择器；所述写缓存区、所述溢出区、所述主条目区均与所述第一选择器连接，所述写缓存区、所述溢出区均与所述主条目区连接，所述写缓存区还与所述溢出区连接；

2.如权利要求1所述的乱序投机执行发射队列，其特征在于，

3.如权利要求1所述的乱序投机执行发射队列，其特征在于，所述写缓存区包括K个缓存条目，K个缓存条目均与所述第一选择器连接；

4.如权利要求1所述的乱序投机执行发射队列，其特征在于，

5.如权利要求4所述的乱序投机执行发射队列，其特征在于，

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【技术特征摘要】

1.一种乱序投机执行发射队列，其特征在于，包括：写缓存区、溢出区、主条目区以及第一选择器；所述写缓存区、所述溢出区、所述主条目区均与所述第一选择器连接，所述写缓存区、所述溢出区均与所述主条目区连接，所述写缓存区还与所述溢出区连接；

2.如权利要求1所述的乱序投机执行发射队列，其特征在于，

3.如权利要求1所述的乱序投机执行发射队列，其特征在于，所述写缓存区包括k个缓存条目，k个缓存条目均与所述第一选择器连接；

4.如权利要求1所述的乱序投机执行发射队列，其特征在于，

5.如权利要求4所述的乱序投机执行发射队列，其特征在于，

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【专利技术属性】
技术研发人员：王帆，
申请(专利权)人：此芯科技集团有限公司，
类型：发明
国别省市：