基于并行四阶Sigma-delta调制器的小数分频全数字锁相环制造技术

本发明专利技术涉及一种基于并行四阶Sigma‑delta调制器的小数分频全数字锁相环，属于射频集成电路设计领域。该锁相环采用全数字架构，包括时间数字转换器TDC、数字环路滤波器DLF、数控振荡器DCO、可编程分频器MMD以及并行四阶Sigma‑delta调制器。锁相环采用全数字闭环反馈结构，通过无死区影响的TDC检测参考信号与反馈信号的相位差，DCO输出经MMD分频后反馈至环路，并行四阶Sigma‑delta调制器动态控制MMD的分频比，每一级调制器的位加法器和累加器进行拆分得到四个低位加法器进行并行计算，提升了调制器的信噪比和噪声整形能力，同时利用高阶噪声整形特性抑制量化噪声和小数杂散。

【技术实现步骤摘要】

本专利技术属于射频集成电路设计领域，涉及一种基于并行四阶sigma-delta调制器的小数分频全数字锁相环。

技术介绍

1、锁相环被称为pll(phase-locked loop)是一种频率合成器,其主要是一种可以产生目标频率的负反馈控制系统。在高性能片上系统(soc)中，锁相环在时钟的产生、分布和同步等方面具有重要的作用。随着集成电路的发展以及芯片内部对时钟频率更高精度以及更高性能的需求,具有高频率分辨率锁相合成且具有良好的噪声特性的小数分频锁相环成为了市场上的主流技术手段。并且早期通过模拟电路实现的锁相环随着工艺的精进而不利于集成，因此，数字锁相环在近些年来受到广泛的关注。其中，全数字锁相环(all-digitalphase locked loop，adpll)作为一种闭环反馈系统，各个模块间的控制信号都是数字信号，这提高了电路集成度、锁定速度和可移植性，并降低了电路的成本。同时，adpll提供的低相位噪声、低杂散本振或低抖动时钟信号，对系统的灵敏度具有重要影响。

2、为了能实现快速锁定和突破整数分频全数字锁相环在调频分辨率与环路带宽方面的本文档来自技高网...

【技术保护点】

1.基于并行四阶Sigma-delta调制器的小数分频全数字锁相环，其特征在于：包括：

2.根据权利要求1所述的基于并行四阶Sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述TDC为无死区影响的两步式TDC，包括：

3.根据权利要求2所述的基于并行四阶Sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述余量提取模块的工作方式包括：

4.根据权利要求1所述的基于并行四阶Sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述并行四阶Sigma-delta调制器的每个一阶Sigma-delta调制器中，32位的...

【技术特征摘要】

1.基于并行四阶sigma-delta调制器的小数分频全数字锁相环，其特征在于：包括：

2.根据权利要求1所述的基于并行四阶sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述tdc为无死区影响的两步式tdc，包括：

3.根据权利要求2所述的基于并行四阶sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述余量提取模块的工作方式包括：

4.根据权利要求1所述的基于并行四阶sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述并行四阶sigma-delta调制器的每个一阶sigma-delta调制器中，32位的加法器和累加器被拆分为四个16位加法器进行并行运算。

5.根据权利要求4所述的基于并行四阶sigma-delta调制器的小数分频全数字锁相环，其特征在于：所述拆分后的加法器通过判断累加参考因子与累加结果值的相对大小生成进位输出信号，并在进位输出信号为1时将溢出值暂存至寄存器，用于下一次累加过程的补偿。

6.根据权利要求1所述的基于并行四阶sigma-delta调制器的小数分...

【专利技术属性】
技术研发人员：张红升，刘程卓，张航，杜英泉，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：