延迟锁相环系统及存储器技术方案

本发明专利技术提供一种延迟锁相环系统及存储器，该延迟锁相环系统包括状态指示电路、状态展宽电路和延迟锁相环电路，电路设计简单，易于实现，且该状态指示电路可以根据刷新命令产生刷新状态信号以指示存储器正在进行刷新操作，该状态展宽电路能够产生相对刷新状态信号展宽的状态控制信号，从而在存储器刷新操作期间以及刷新操作结束后的一段时间内，使延迟锁相环电路能相对刷新操作前增大调整延迟的步长，快速调整存储器输出的内部时钟信号偏移，由此加快延迟锁相环电路的锁定速度，最终在存储器接收到下一次有效操作命令前使存储器输出的内部时钟信号和其接收的外部时钟信号相位对齐，避免存储器此次刷新操作后的读写等操作出错的问题。

【技术实现步骤摘要】

本专利技术涉及延迟锁相环，特别涉及一种延迟锁相环系统及存储器。

技术介绍

1、动态随机存取存储器(dynamic random access memory，dram)具有随时读写、速度快的特点，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介。

2、dram一般采用电容作为存储单元，电容里电荷的多少能够表示存储的数据“0”或“1”，由于存在漏电现象，在没有任何dram操作的情况下，漏电流也会导致电容里的电荷随着时间缓慢流失，当电荷数量低于阈值时，dram将无法正确地读取所存储的数据，因此为了防止数据由于漏电现象被破坏，dram需要每间隔一段时间刷新(refresh)一次(即dram进行刷新操作)，以对电容里的电荷进行补充，进而保证数据的正确。

3、然而，dram的refresh操作耗电很大，可能会导致电源电压有比较大的变化，进而引起dqs偏移。dqs偏移后如果没有及时调整回来，就可能导致dram读写数据等后续操作出错。

技术实现思路

1、本专利技术的目的在于提供一种延迟锁相环系本文档来自技高网...

【技术保护点】

1.一种延迟锁相环系统，其特征在于，包括：

2.如权利要求1所述的延迟锁相环系统，其特征在于，所述状态控制信号的第一边沿与所述有效的刷新状态信号的第一边沿对齐。

3.如权利要求1所述的延迟锁相环系统，其特征在于，所述状态展宽电路包括延时电路和或逻辑电路，所述延时电路的输入端和所述或逻辑电路的第一输入端均耦接所述有效的刷新状态信号，所述延时电路的输出端耦接所述或逻辑电路的第二输入端，所述或逻辑电路的输出端输出所述状态控制信号。

4.如权利要求1所述的延迟锁相环系统，其特征在于，所述第二步长为固定步长，或者，所述第二步长随着所述内部时钟信号相对所述外部时钟...

【技术特征摘要】

1.一种延迟锁相环系统，其特征在于，包括：

2.如权利要求1所述的延迟锁相环系统，其特征在于，所述状态控制信号的第一边沿与所述有效的刷新状态信号的第一边沿对齐。

3.如权利要求1所述的延迟锁相环系统，其特征在于，所述状态展宽电路包括延时电路和或逻辑电路，所述延时电路的输入端和所述或逻辑电路的第一输入端均耦接所述有效的刷新状态信号，所述延时电路的输出端耦接所述或逻辑电路的第二输入端，所述或逻辑电路的输出端输出所述状态控制信号。

4.如权利要求1所述的延迟锁相环系统，其特征在于，所述第二步长为固定步长，或者，所述第二步长随着所述内部时钟信号相对所述外部时钟信号的相位偏移量的减小而减小。

5.如权利要求1所述的延迟锁相环系统，其特征在于，所述延迟锁相环电路还进一步用于在有效的所述刷新状态信号结束后且在所述状态控制信号结束前，在所述状态控制信号的控制下继续工作，并采用大于所述第一步长的第三步长调整其延迟，所述第三步长为固定步长或者随着所述内部时钟信号相对所述外部时钟信号的相位偏移量的减小而减小；和/或，

6.如权利要求5所述的延迟锁相环系统，其特征在于，所述第三步长与所述第二步长相同...

【专利技术属性】
技术研发人员：方海彬，黄碧云，王梦海，邸士伟，
申请(专利权)人：西安芯存半导体有限公司，
类型：发明
国别省市：