【技术实现步骤摘要】
本专利技术涉及芯片时钟设计优化，特别是一种基于multi-point cts的芯片时钟设计优化方法。
技术介绍
1、芯片时钟设计优化是指在芯片设计阶段，通过对时钟分配网络的设计、实现和验证，确保时钟信号能够高效、可靠地传输到所有需要它的逻辑单元，同时满足设计的时序要求、降低功耗、减少面积占用，并提高可制造性的一系列过程和技术。
2、现有技术中，时钟信号在到达不同寄存器时可能存在时间差异，即所谓的时钟偏斜，现象会导致同步错误或增加系统的最小时钟周期，从而影响系统性能，且在大规模集成电路中，由于路径延迟和工艺变化等因素，会出现建立时间和保持时间违例，影响电路的功能正确性，同时在高密度集成电路上，布线资源有限，容易造成拥塞，进而影响时钟分配网络的质量和效率。
技术实现思路
1、鉴于上述现有存在的问题，提出了本专利技术。
2、因此，本专利技术提供了一种基于multi-pointcts的芯片时钟设计优化方法解决在高密度集成电路上，布线资源有限，容易造成拥塞，进而影响时钟分配网...
【技术保护点】
1.一种基于Multi-PointCTS的芯片时钟设计优化方法，其特征在于：包括，
2.如权利要求1所述的基于Multi-Point CTS的芯片时钟设计优化方法，其特征在于：所述使用硬件描述语言VHDL编写描述电路行为的RTL代码，采用Synopsys的DC EDA工具将RTL代码转换为逻辑网表，使用标准算法H-Tree构建初步的时钟树结构布局，得到初步时钟树拓扑图，具体步骤包括：
3.如权利要求2所述的基于Multi-Point CTS的芯片时钟设计优化方法，其特征在于：所述引入Multi-Point CTS方法，采用多个时钟源对初步时钟树...
【技术特征摘要】
1.一种基于multi-pointcts的芯片时钟设计优化方法，其特征在于：包括，
2.如权利要求1所述的基于multi-point cts的芯片时钟设计优化方法，其特征在于：所述使用硬件描述语言vhdl编写描述电路行为的rtl代码，采用synopsys的dc eda工具将rtl代码转换为逻辑网表，使用标准算法h-tree构建初步的时钟树结构布局，得到初步时钟树拓扑图，具体步骤包括：
3.如权利要求2所述的基于multi-point cts的芯片时钟设计优化方法，其特征在于：所述引入multi-point cts方法，采用多个时钟源对初步时钟树拓扑图进行优化，得到优化后的时钟树拓扑图，具体步骤为：
4.如权利要求3所述的基于multi-point cts的芯片时钟设计优化方法，其特征在于：所述采用静态时序分析工具primetime对优化后的时钟树拓扑图进行分析，得到时序分析结果，具体步骤为：
5.如权利要求3所述的基于multi-point cts的芯片时钟设计优化方法，其特征在于：所述根据时序分析结果识别出优化后的时钟树拓扑图中时钟源到寄存器的最长路径，标记为关键路径，采用启发式搜索算法找到关键路径中放置缓冲器的最佳位置，具体步骤为：
6.如权利要求5所述的基于mu...
【专利技术属性】
技术研发人员：周康，
申请(专利权)人：芯凌特苏州半导体有限公司，
类型：发明
国别省市：
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