一种基于FPGA的高速接口时序纠错装置及纠错方法制造方法及图纸

本发明专利技术提出了一种基于FPGA的高速接口时序纠错装置及纠错方法，属于电子信息技术领域。本发明专利技术的装置包括ADC工作状态控制模块、数据接收延迟模块、串并转换模块、锁相环时钟模块、延迟参数训练模块；所述ADC工作状态控制模块用于控制ADC模块工作状态输出测试码；所述数据接收延迟模块用于将接收到的数据进行延迟对齐；所述串并转换模块用于将接收的串行数据转换为并行数据；所述锁相环时钟模块为串并转换模块和延迟参数训练模块提供所需时钟信号；所述延迟参数训练模块用于遍历所有延迟Delay_tap值并计算出最优Delay_tap值。本发明专利技术可同时对多bit位的ADC数据进行训练，训练出可用的IDELAY_TAP无长度要求，可以适用在更宽泛的工作环境中。

【技术实现步骤摘要】

本专利技术属于fpga数据接口通信，尤其涉及一种基于fpga的高速接口时序纠错装置及纠错方法。

技术介绍

1、随着现代电子技术的发展，电子产品对数据量的要求越来越高,高速、高带宽成为产品设计时不可规避的技术名词。作为高速接口通信技术的一种，lvds接口通信技术由于具有低功耗、低误码率、低串扰和低辐射等特点，最高速率可以达到3.125gbps，在板到板,片到片等连接方式中有广泛的应用。lvds通信可以保证采样数据的稳定性和正确性，但因发送端和接收端路之间的布线差异,导致接收端在用时钟信号对数据进行采样时,建立时间不一定满足或者建立时间较小,导致无法正确的采集到数据。尤其是高速adc同fpga之间的lvds接口，存在传输速率快，位宽大的特点，一旦某个bit位的数据出现亚稳态，严重影响adc的采样性能。

2、目前，针对lvds接口的很多时序训练存在局限性，有的忽略了采样时钟和数据的相位差是否是最优的，有的需要训练出连续三组tap值才认定为训练成功，从而必须训练出足够多delay_tap值才认定训练成功，因此在恶劣的环境温度由于时序过于紧张而容易导致训本文档来自技高网...

【技术保护点】

1.一种基于FPGA的高速接口时序纠错装置，其特征在于，该装置包括ADC工作状态控制模块、数据接收延迟模块、串并转换模块、锁相环时钟模块、延迟参数训练模块；

2.一种用权利要求1所述的基于FPGA的高速接口时序纠错装置进行高速接口时序纠错的方法，其特征在于，该方法包括如下步骤：

3.根据权利要求2所述的基于FPGA的高速接口时序纠错方法，其特征在于，步骤2的具体方法是：

4.根据权利要求2所述的基于FPGA的高速接口时序纠错方法，其特征在于，步骤3的具体方法是：对数据信号支路的可变延迟电路延迟步进值Delay_tap进行自动步进，步进范围是0~31，对...

【技术特征摘要】

1.一种基于fpga的高速接口时序纠错装置，其特征在于，该装置包括adc工作状态控制模块、数据接收延迟模块、串并转换模块、锁相环时钟模块、延迟参数训练模块；

2.一种用权利要求1所述的基于fpga的高速接口时序纠错装置进行高速接口时序纠错的方法，其特征在于，该方法包括如下步骤：

3.根据权利要求2所述的基于fpga的高速接口时序纠错方法，其特征在于，步骤2的具体方法是：

4.根据权利要求2所述的基于fpga的高速接口...

【专利技术属性】
技术研发人员：彭舒，刘元，郭恒，
申请(专利权)人：南京科瑞达电子装备有限责任公司，
类型：发明
国别省市：