【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
1、在半导体处理操作期间，半导体晶片通常被支撑在处理室内的基座上。半导体晶片可以使用“卡盘”相对于基座固定在合适位置，卡盘是一种通过某种其他类型的夹持力来增强重力的设备，该夹持力增加了晶片与基座/卡盘之间的摩擦负载，以防止晶片与基座/卡盘之间的相对运动。在此类操作中使用的一种卡盘是“静电卡盘”或esc。本文讨论了与半导体晶片和esc之间的夹持力相关的改进。
2、这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的专利技术人的工作在其在此
技术介绍
部分中描述的范围内以及在提交申请时不能确定为现有技术的说明书的各方面既不明确也不暗示地承认是针对本公开的现有技术。
技术实现思路
1、本公开内容的某些方面涉及在制造电子器件期间处理半导体衬底的方法。这种方法的特征在于以下操作：(a)在所述半导体衬底上沉积一个或多个正面层，所述正面层具有如果未被补偿则会导致所述半导体衬底翘曲的正面内部应力；以及(b)在所述半导体衬底上沉积一个或多个背面层，所述背面层具有背面内部应力，所述背面内部应力抵消所述一个或多个正面层的所述正面内部应力并减少或消除所述翘曲，其中所述一个或多个背面层的薄层电阻等于或小于约5000ohm/sq。
2、在一些实施方案中，该方法还包括操作(c)通过静电卡盘夹持具有所述一个或多个背面层的所述半导体衬底。这种方法还可包括操作(d)在将所述半导体衬底夹持至所述静电卡盘时蚀刻所述半导体衬底。在一些实施方案中，操作(a)、(b)和(c)(和任选地
3、在某些实施方案中，所述一个或多个正面层包括硬掩模。
4、在某些实施方案中，所述一个或多个背面层的厚度为约1μm至约10μm。在某些实施方案中，所述一个或多个背面层中的一者的薄层电阻为约150ohm/sq至约300ohm/sq。在某些实施方案中，所述一个或多个背面层中的至少一者包括掺杂的多晶硅。在所述掺杂的多晶硅中的掺杂剂示例包括磷、碳、硼、钨、氮或其中两种或更多种的任意组合。在某些实施方案中，其中所述一个或多个背面层的所述背面内部应力为约-300mpa至约300mpa。
5、在一些实施方案中，沉积一个或多个背面层的操作包括沉积第一背面层和第二背面层，所述第二背面层设置成比所述第一背面层更靠近所述半导体衬底的外侧。在这样的实施方案中，所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
6、在一些实施方案中，沉积一个或多个背面层的操作包括将所述半导体衬底暴露于包括硅前体和掺杂剂前体的处理气体。在一些情况下，所述方法还包括在约700℃至约900℃的温度下对所述半导体衬底进行退火的操作，以将所沉积的掺杂硅层转化为掺杂的多晶硅层。
7、本公开内容的某些方面涉及一种半导体衬底或一种电子器件，其特征在于以下特征：(a)一个或多个正面层，其具有如果未被补偿则会导致所述半导体衬底或所述电子器件翘曲的正面内部应力；和(b)一个或多个背面层，其具有背面内部应力，所述背面内部应力抵消所述一个或多个正面层的所述正面内部应力并减少或消除所述翘曲，其中所述一个或多个背面层的薄层电阻等于或小于约5000ohm/sq。
8、在某些实施方案中，所述一个或多个背面层的厚度为约1μm至约10μm。在某些实施方案中，所述一个或多个背面层的所述薄层电阻为约500ohm/sq或更小。在某些实施方案中，所述一个或多个背面层的所述薄层电阻为约150ohm/sq至约300ohm/sq。
9、在某些实施方案中，所述一个或多个背面层中的至少一者包括掺杂的多晶硅。例如，所述掺杂的多晶硅掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
10、在某些实施方案中，所述一个或多个背面层的所述背面内部应力为约-300mpa至约300mpa。
11、在某些实施方案中，所述一个或多个背面层包括第一背面层和第二背面层，所述第二背面层设置成比所述第一背面层更靠近所述半导体衬底的外部，并且所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
12、本公开内容的某些方面涉及在制造电子器件期间处理半导体衬底的方法。这种方法的特征在于以下操作：(a)接收翘曲补偿的半导体衬底；(b)通过静电卡盘夹持所述翘曲补偿的半导体衬底；以及(c)对所述翘曲补偿的半导体衬底进行图案化。所述翘曲补偿的半导体衬底包括：(i)一个或多个正面层，所述正面层具有如果未被补偿则会导致所述半导体衬底或所述电子器件翘曲的正面内部应力，以及(ii)一个或多个背面层，所述背面层具有背面内部应力，所述背面内部应力抵消所述一个或多个正面层的所述正面内部应力并减少或消除所述翘曲，其中所述一个或多个背面层的薄层电阻等于或小于5000ohm/sq。
13、在某些实施方案中，所述方法还包括进一步的操作(d)在将所述翘曲补偿的半导体衬底夹持至所述静电卡盘时对其进行蚀刻。
14、在某些实施方案中，所述一个或多个背面层的厚度为约1μm至约10μm。在某些实施方案中，所述一个或多个背面层中的一者的所述薄层电阻为约500ohm/sq或更小。在某些实施方案中，所述一个或多个背面层中的一者的所述薄层电阻为约150ohm/sq至约300ohm/sq。
15、在某些实施方案中，所述一个或多个背面层中的至少一者包括掺杂的多晶硅。所述掺杂剂的示例包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。在某些实施方案中，其中所述一个或多个背面层的所述背面内部应力为约-300mpa至约300mpa。
16、在某些实施方案中，所述一个或多个背面层包括第一背面层和第二背面层，所述第二背面层设置成比所述第一背面层更靠近所述半导体衬底的外侧，并且所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
17、本公开内容的某些方面涉及装置，其包括：(a)处理室；(b)衬底支撑件；(c)喷头；(d)气体源，其流体连接至所述喷头；以及(e)控制器，其配置为致使：(i)接收具有正面层的半导体衬底，所述正面层具有如果不被补偿则会导致半导体衬底翘曲的正面内部应力；以及(ii)在所述半导体衬底上沉积一个或多个背面层，所述背面层具有背面内部应力，所述背面内部应力抵消所述一个或多个正面层的所述正面内部应力并减少或消除所述翘曲，其中所述一个或多个背面层的薄层电阻等于或小于约5000ohm/sq。
18、该控制器还可配置为致使本文描述的用于本公开方法方面的操作中的一个或多个。
19、本公开的这些和其他特征将在下文中进一步详细描述。
本文档来自技高网...【技术保护点】
1.一种在制造电子器件期间处理半导体衬底的方法，所述方法包括：
2.根据权利要求1所述的方法，其还包括(c)通过静电卡盘夹持具有所述一个或多个背面层的所述半导体衬底。
3.根据权利要求2所述的方法，其还包括(d)在将所述半导体衬底夹持至所述静电卡盘时蚀刻所述半导体衬底。
4.根据权利要求2所述的方法，其中操作(a)、(b)和(c)各自在不同的室中进行。
5.根据权利要求1所述的方法，其中所述一个或多个正面层包括硬掩模。
6.根据权利要求1所述的方法，其中所述一个或多个背面层的厚度为约1μm至约10μm。
7.根据权利要求1所述的方法，其中所述一个或多个背面层中的一者的薄层电阻为约150ohm/sq至约300ohm/sq。
8.根据权利要求1所述的方法，其中所述一个或多个背面层中的至少一者包括掺杂的多晶硅。
9.根据权利要求8所述的方法，其中所述掺杂的多晶硅被掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
10.根据权利要求1所述的方法，其中所述一
11.根据权利要求1所述的方法，其中沉积一个或多个背面层包括沉积第一背面层和第二背面层，所述第二背面层被设置成比所述第一背面层更靠近所述半导体衬底的外侧，并且其中所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
12.根据权利要求1所述的方法，其中在所述半导体衬底上沉积一个或多个背面层包括将所述半导体衬底暴露于包括硅前体和掺杂剂前体的处理气体，并且
13.一种半导体衬底或一种电子器件，其包括：
14.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的厚度为约1μm至约10μm。
15.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述薄层电阻为约500ohm/sq或更小。
16.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述薄层电阻为约150ohm/sq至约300ohm/sq。
17.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层中的至少一者包括掺杂的多晶硅。
18.根据权利要求17所述的半导体衬底或电子器件，其中所述掺杂的多晶硅掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
19.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述背面内部应力为约-300MPa至约300MPa。
20.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层包括第一背面层和第二背面层，所述第二背面层被设置成比所述第一背面层更靠近所述半导体衬底的外侧，并且所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
21.一种在制造电子器件期间处理半导体衬底的方法，所述方法包括：
22.根据权利要求21所述的方法，其还包括(d)在将所述翘曲补偿的半导体衬底被夹持至所述静电卡盘时对其进行蚀刻。
23.根据权利要求21所述的方法，其中所述一个或多个背面层的厚度为约1μm至约10μm。
24.根据权利要求21所述的方法，其中所述一个或多个背面层中的一者的所述薄层电阻为约500ohm/sq或更小。
25.根据权利要求21所述的方法，其中所述一个或多个背面层中的一者的所述薄层电阻为约150ohm/sq至约300ohm/sq。
26.根据权利要求21所述的方法，其中所述一个或多个背面层中的至少一者包括掺杂的多晶硅。
27.根据权利要求26所述的方法，其中所述掺杂的多晶硅掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
28.根据权利要求21所述的方法，其中所述一个或多个背面层的所述背面内部应力为约-300MPa至约300MPa。
29.根据权利要求21所述的方法，其中所述一个或多个背面层包括第一背面层和第二背面层，所述第二背面层被设置成比所述第一背面层更靠近所述半导体衬底的外侧，并且所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
30.一种装置，其包括：
31.根据权利要求30所述的装置，其中所述一个或多个背面层的厚度为约1μm至约10μm。
32.根据权利要求30所述的装置，其中所述一个或多个背面层中的一者的所述薄层电阻为约500ohm/sq或更小。
...【技术特征摘要】
【国外来华专利技术】
1.一种在制造电子器件期间处理半导体衬底的方法，所述方法包括：
2.根据权利要求1所述的方法，其还包括(c)通过静电卡盘夹持具有所述一个或多个背面层的所述半导体衬底。
3.根据权利要求2所述的方法，其还包括(d)在将所述半导体衬底夹持至所述静电卡盘时蚀刻所述半导体衬底。
4.根据权利要求2所述的方法，其中操作(a)、(b)和(c)各自在不同的室中进行。
5.根据权利要求1所述的方法，其中所述一个或多个正面层包括硬掩模。
6.根据权利要求1所述的方法，其中所述一个或多个背面层的厚度为约1μm至约10μm。
7.根据权利要求1所述的方法，其中所述一个或多个背面层中的一者的薄层电阻为约150ohm/sq至约300ohm/sq。
8.根据权利要求1所述的方法，其中所述一个或多个背面层中的至少一者包括掺杂的多晶硅。
9.根据权利要求8所述的方法，其中所述掺杂的多晶硅被掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
10.根据权利要求1所述的方法，其中所述一个或多个背面层的所述背面内部应力为约-300mpa至约300mpa。
11.根据权利要求1所述的方法，其中沉积一个或多个背面层包括沉积第一背面层和第二背面层，所述第二背面层被设置成比所述第一背面层更靠近所述半导体衬底的外侧，并且其中所述第一背面层的薄层电阻低于所述第二背面层的薄层电阻。
12.根据权利要求1所述的方法，其中在所述半导体衬底上沉积一个或多个背面层包括将所述半导体衬底暴露于包括硅前体和掺杂剂前体的处理气体，并且
13.一种半导体衬底或一种电子器件，其包括：
14.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的厚度为约1μm至约10μm。
15.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述薄层电阻为约500ohm/sq或更小。
16.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述薄层电阻为约150ohm/sq至约300ohm/sq。
17.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层中的至少一者包括掺杂的多晶硅。
18.根据权利要求17所述的半导体衬底或电子器件，其中所述掺杂的多晶硅掺杂有掺杂剂，所述掺杂剂包括磷、碳、硼、钨、氮或其中两种或多种的任意组合。
19.根据权利要求13所述的半导体衬底或电子器件，其中所述一个或多个背面层的所述背面内部应力为约-3...
【专利技术属性】
技术研发人员：权炳锡，黄彦辉，苏玛娜·哈玛，何钟硕，法亚兹·A·谢赫，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。