【技术实现步骤摘要】
本专利技术涉及存内计算，具体涉及一种存内计算电路结构及应用于其的数据处理方法。
技术介绍
1、随着半导体工艺尺寸的不断缩小，摩尔定律放缓，漏电流的增加和互联延迟成为传统cmos存储器的瓶颈，因此寻找新一代存储技术的解决方案成为集成电路研究的重点，其中电阻型非易失性存储器由于其接近零静态功耗的特点，受到业界的广泛欢迎。电阻型非易失性存储器主要包括阻变存储器、相变存储器与磁存储器等，其主要特点是通过器件的高低阻态表示数据，例如，高电阻表示数据1，低电阻表示数据0，从而获得了可以忽略的漏电电流。
2、电阻型非易失性存储器的电阻特性也使其具备较好的存内计算拓展特性，通过打开多条字线，可以将电阻器件并联，实现单元耦合，并通过设置多级参考电阻，依靠原本的读电路即可实现布尔逻辑操作。非易失性存储器与存内计算的组合有望突破传统cmos存储器与冯诺依曼架构的瓶颈，获得更卓越的计算效能。然而，目前很多的存内计算设计都处在相对理论的状态，多级参考电阻较大地降低了运算的可靠性。同时，已有的电阻器件并联-配置参考电阻型存内计算方案中，参考电阻的设计都...
【技术保护点】
1.一种存内计算电路结构，其特征在于，所述存内计算电路结构包括：具有多行多列数据的数据模块、运算模块和具有多行多列数据的参考模块；其中，所述数据模块包括可被并联的多行数据单元，每个数据单元都唯一对应有一个存储数据的地址；所述参考模块具有可被并联的多行参考单元，所述参考单元与所述数据单元由相同的标准单元构成；
2.根据权利要求1所述的存内计算电路结构，其特征在于，所述多行参考单元中的至少一行包括：高阻单元和低阻单元。
3.根据权利要求1所述的存内计算电路结构，其特征在于，所述存内计算电路结构可执行1～N位输入逻辑操作，并且所述存内计算电路结构包括...
【技术特征摘要】
1.一种存内计算电路结构，其特征在于，所述存内计算电路结构包括：具有多行多列数据的数据模块、运算模块和具有多行多列数据的参考模块；其中，所述数据模块包括可被并联的多行数据单元，每个数据单元都唯一对应有一个存储数据的地址；所述参考模块具有可被并联的多行参考单元，所述参考单元与所述数据单元由相同的标准单元构成；
2.根据权利要求1所述的存内计算电路结构，其特征在于，所述多行参考单元中的至少一行包括：高阻单元和低阻单元。
3.根据权利要求1所述的存内计算电路结构，其特征在于，所述存内计算电路结构可执行1～n位输入逻辑操作，并且所述存内计算电路结构包括：上下两个子阵列和运算模块组；
4.根据权利要求1所述的存内计算电路结构，其特征在于，所述存内计算电路结构还包括：开关单元，分别与所述数据模块和所述参考模块连接，所述开关单元被激活后，接入所述电流源以使所述电流源输入至所述数据模块和所述参考模块。...
【专利技术属性】
技术研发人员：王朝，王昭昊，张中魁，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：
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