一种对应2nm及以下芯片晶背供电的堆叠封装结构制造技术

本发明专利技术提供了一种对应2nm及以下芯片晶背供电的堆叠封装结构，其通过载板上晶背供电金属触点与芯片背面金属触点的精确对应，结合竖向与横向金属块构建的导电网络，实现高效低损耗供电。该结构优化了信号传输路径，显著降低信号延迟与损耗，提升芯片工作效率与性能。堆叠设计充分利用三维空间，紧密集成载板、基板、转接板与芯片，大幅提高封装空间利用率。导电网络及焊球连接增强封装机械强度，提升抗振动与冲击能力。竖向金属块兼具导电与支撑功能，增强结构稳定性。倒装连接的第一芯片减小封装尺寸，提高密度，且转接板提供垫高作用，便于后续连接。本发明专利技术综合提升芯片封装效率、性能与稳定性，适用于高端芯片封装领域。

【技术实现步骤摘要】

本专利技术涉及半导体封装，具体涉及一种对应2nm及以下芯片晶背供电的堆叠封装结构。

技术介绍

1、随着半导体技术的飞速发展，特别是进入2nm及以下制程时代，芯片的集成度和性能得到了显著提升。然而，这一技术进步对芯片封装技术提出了更高要求。传统的封装技术在面对2nm及以下制程的芯片时，遇到了诸多挑战。

2、首先，由于芯片功耗密度的显著增加和晶体管数量的激增，供电线路的电阻控制变得尤为关键。高电阻不仅会导致能源浪费，还可能引起电压降，严重影响芯片的稳定性和性能。其次，高功耗带来了更大的发热量，这对芯片的散热能力提出了更高要求。如果无法有效散热，芯片可能会因过热而导致性能下降或损坏。此外，现有的封装技术在面对高端芯片时，还面临着物理尺寸控制的难题。

3、针对上述问题，如何在保证封装结构稳定性和可靠性的同时，进一步减小封装尺寸，以适应日益小型化的电子设备需求，成为亟待解决的问题。

技术实现思路

1、本专利技术正是一种针对2nm及以下芯片晶背供电的堆叠封装结构，旨在解决现有封装技术中存在的问题。本文档来自技高网...

【技术保护点】

1.一种对应2nm及以下芯片晶背供电的堆叠封装结构，其特征在于包括载板(100)以及通过第一焊球(200)堆叠在载板(100)上的芯片封装结构(300)，所述芯片封装结构(300)包括：基板(1)、连接在基板(1)上表面的转接板(2)、以倒装方式连接在转接板(2)上表面的2nm及以下厚度的第一芯片(3)；所述第一芯片(3)背面设有多个第一金属触点(31)，所述载板(100)根据第一金属触点(31)数量在其上表面对应形成有多个晶背供电金属触点(11)，每个第一金属触点(31)表面设有第一导电材料层(41)，每个晶背供电金属触点(11)通过第二导电材料层(42)连接竖向金属块(5)，每个竖向...

【技术特征摘要】

1.一种对应2nm及以下芯片晶背供电的堆叠封装结构，其特征在于包括载板(100)以及通过第一焊球(200)堆叠在载板(100)上的芯片封装结构(300)，所述芯片封装结构(300)包括：基板(1)、连接在基板(1)上表面的转接板(2)、以倒装方式连接在转接板(2)上表面的2nm及以下厚度的第一芯片(3)；所述第一芯片(3)背面设有多个第一金属触点(31)，所述载板(100)根据第一金属触点(31)数量在其上表面对应形成有多个晶背供电金属触点(11)，每个第一金属触点(31)表面设有第一导电材料层(41)，每个晶背供电金属触点(11)通过第二导电材料层(42)连接竖向金属块(5)，每个竖向金属块(5)上表面设有第三导电材料层(43)；每个竖向金属块(5)上表面与第一芯片(3)背面等高；所述第一导电材料层(41)和第三导电材料层(43)之间通过横向金属块(6)导电连接。

2.根据权利要求1所述的堆叠封装结构，其特征在于所述载板(100)设有芯片封装结构安装区域(110)和设置在芯片封装结构安装区域(110)四周的晶背供电区域(120)，所述载板(100)在晶背供电区域(120)设置所述晶背供电金属触点(11)、在芯片封装结构安装区域(110)设有多个嵌入在其顶部的多个的第一焊点(101)；所述基板(1)设有嵌其入在底部的第二焊点(12)，所述第一焊点(101)与第二焊点(12)通过第一焊球(200)一一对应连接。

3.根据权利要求1或2所述的堆叠封装结构，其特征在于所述基板(1)在其上表...

【专利技术属性】
技术研发人员：蔡琨辰，李伦荣，杨明，
申请(专利权)人：中山芯承半导体有限公司，
类型：发明
国别省市：