【技术实现步骤摘要】
本专利技术涉及集成电路，特别是一种适用于存储器阵列列级、行级序列选择的无需地址译码的存储器读出序列控制电路。
技术介绍
1、目前存储器在各类芯片中应用越来越多，需要存储的数据容量越来越大，读取数据的速度越来越快。随着存储容量增加，存储器阵列规模随之增大，因而限制存储器数据读取速度的提高。
2、存储器阵列的写入、读出均需对每个存储单元单独操作，目前通用的技术是采用地址译码电路产生序列控制信号实现对每个存储单元的依次访问。随着存储阵列规模增加，行/列的地址输入信号和译码电路规模也成比例增加，不仅增加接口数目，对外部地址发生电路也提出更高要求，无疑会增加整个芯片的面积和功耗，另外由于内部地址线更多更长，线上负载更大，使得地址信号输入延时增大，令译码输出控制序列脉冲信号变窄，导致单个存储单元的实际读出时间缩短，甚至出现误码，成为限制存储器阵列的读出精度和读出速度提高的瓶颈。
技术实现思路
1、本专利技术针对上述大规模存储器读出序列控制方式所存在的面积、速度和功耗问题，提出一种无需地址译...
【技术保护点】
1.一种无需地址译码可实现存储阵列的列单元序列选择的存储器读出序列控制电路，其特征在于，包括：m个相同的电路单元，每个电路单元生成2个相邻依次有效的序列控制信号，共产生2m个依次有效的序列控制信号以实现2m个存储单元的依次读出。
2.根据权利要求1所述的存储器读出序列控制电路，其特征是，所述的电路单元包括：一对时钟触发锁存器以及分别与之相连的用于生成序列控制信号的一对逻辑门电路，其中：第一锁存器的输入端D端连接上一级电路单元第二锁存器的输出端Q端，第一锁存器的输出端Q端与第二锁存器的D端相连；第二锁存器的Q端与下一级电路单元第一锁存器的D端相连；一对锁存器...
【技术特征摘要】
1.一种无需地址译码可实现存储阵列的列单元序列选择的存储器读出序列控制电路，其特征在于，包括：m个相同的电路单元，每个电路单元生成2个相邻依次有效的序列控制信号，共产生2m个依次有效的序列控制信号以实现2m个存储单元的依次读出。
2.根据权利要求1所述的存储器读出序列控制电路，其特征是，所述的电路单元包括：一对时钟触发锁存器以及分别与之相连的用于生成序列控制信号的一对逻辑门电路，其中：第一锁存器的输入端d端连接上一级电路单元第二锁存器的输出端q端，第一锁存器的输出端q端与第二锁存器的d端相连；第二锁存器的q端与下一级电路单元第一锁存器的d端相连；一对锁存器连接同一复位信号，一对锁存器的正反时钟控制端分别相反连接且接入一对相位相反的时钟信号。
3.根据权利要求2所述的存储器读出序列控制电路，其特征是，所述的电路单元的一对逻辑门电路分别①根据上一级电路单元的第二锁存器q端输出信号以及本级电路单元的第二锁存器q端的输出信号反相后经与门产生第一序列控制信号；②根据本级电路单元的第一锁存器的q端输出信号以及第二锁存器的q端输出信号反相后经与门后产生第二序列控制信号。
4.一种无需地址译码可实现存储阵列的列单元序列选择的存储器读出序列控制电路，其特征是，包括：m个相同的电路单元，每2个相邻的第一、第二电路单元的输入、输出端相互交叉连接以生成4个相邻依次有效的序列控制信号，共产生2m个依...
【专利技术属性】
技术研发人员：李晓娟，贾景彬，庞江涛，邓黎平，路祥，印钰，
申请(专利权)人：芯视达科技江苏有限公司，
类型：发明
国别省市：
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