校准电路及方法技术

本发明专利技术提供了一种校准电路及方法。涉及高速信号处理技术领域。校准电路包括：第一校准子电路，用于检测控制总线中的每一个控制信号是否发生上升沿或下降沿；当控制总线中的控制信号发生上升沿或下降沿，生成目标脉冲信号；第二校准子电路，用于基于控制总线生成一组差分延时控制总线；差分延时控制总线用于保留控制总线的第一总线状态；第三校准子电路，用于基于目标脉冲信号生成低窗口信号；第四校准子电路，用于响应于低窗口信号将第一总线状态同步为第二总线状态；第四校准子电路，还用于将处于第二总线状态的控制总线中的控制信号发送至目标电路。本公开实施例，能够低功耗的消除控制总线信号之间的时钟偏移。

【技术实现步骤摘要】

本专利技术涉及高速信号处理，尤其涉及一种校准电路及方法。

技术介绍

1、芯片的数字电路和模拟电路之间存在大量的控制总线。通常，控制总线是根据一个时钟或状态机在一些时间点进行更新的。但是，由于控制总线的电路路径、驱动能力等因素不同，到达目标电路时控制总线各个位置会显示不同的延时从而导致总线延时时钟偏移。因此，亟需一种低功耗的校准电路设计来消除控制总线信号之间时钟偏移。

技术实现思路

1、本公开提供了一种校准电路及方法。

2、根据本公开的第一方面，提供一种校准电路，用于消除控制总线信号之间的时钟偏移，该电路包括：第一校准子电路、第二校准子电路、第三校准子电路和第四校准子电路；其中，第一校准子电路的输入端与控制总线相连，第一校准子电路的输出端与第二校准子电路和第三校准子电路相连；第二校准子电路的输入端与控制总线或第一校准子电路相连，第二校准子电路的输出端与第四校准子电路相连；第三校准子电路的输出端与第四校准子电路相连；第四校准子电路的输出端与目标电路相连；

3、第一校准子电路，用于检测控制总本文档来自技高网...

【技术保护点】

1.一种校准电路，其特征在于，用于消除控制总线中控制信号之间的时钟偏移，所述校准电路包括：第一校准子电路、第二校准子电路、第三校准子电路和第四校准子电路；其中，所述第一校准子电路的输入端与控制总线相连，所述第一校准子电路的输出端与所述第二校准子电路和所述第三校准子电路相连；所述第二校准子电路的输入端与所述控制总线或所述第一校准子电路相连，所述第二校准子电路的输出端与所述第四校准子电路相连；所述第三校准子电路的输出端与所述第四校准子电路相连；所述第四校准子电路的输出端与目标电路相连；

2.根据权利要求1所述的校准电路，其特征在于，所述基于所述控制总线生成一组差分延时控制总线，包...

【技术特征摘要】

1.一种校准电路，其特征在于，用于消除控制总线中控制信号之间的时钟偏移，所述校准电路包括：第一校准子电路、第二校准子电路、第三校准子电路和第四校准子电路；其中，所述第一校准子电路的输入端与控制总线相连，所述第一校准子电路的输出端与所述第二校准子电路和所述第三校准子电路相连；所述第二校准子电路的输入端与所述控制总线或所述第一校准子电路相连，所述第二校准子电路的输出端与所述第四校准子电路相连；所述第三校准子电路的输出端与所述第四校准子电路相连；所述第四校准子电路的输出端与目标电路相连；

2.根据权利要求1所述的校准电路，其特征在于，所述基于所述控制总线生成一组差分延时控制总线，包括：

3.根据权利要求1所述的校准电路，其特征在于，所述第一校准子电路包括：第一检测单元，用于检测所述控制总线中的每一个所述控制信号是否发生上升沿或下降沿；

4.根据权利要求3所述的校准电路，其特征在于，响应于所述低窗口信号将所述第一总线状态同步为第二总线状态，包括：

5.根据权利要求3所述的校准电路，其特征在于，所述第二校准子电路包括：传输门、所述第一反相器、第二反相器、第三反相器；其中，所述第一反相器的一端与所述第一校准子电路的所述输入端或所述第一输出端相连，另一端与所述第二反相器相连；所述第二反相器一端与第一反相器相连，另一端与所述第四校准子电路的第四晶体管相连；所述传输门的一端与所述第一检测单元的第一输出端相连，另一端与所述第三反相器相连；所述第三反相器的一端与所述传输门相连，另一端与所述第四校准子电路的第六晶体管相连。

6.根据权利要求5所述的校准电路，其特征在于，所述第三校准子电路包括：第一晶体管、第二晶体管、目标电阻、目标电容、第四反相器和第五反相器；其中，所述第一晶体管的第二端、控制端接地，所述第一晶体管的第一端与所述目标电阻相连；所述第二晶体管的第二端接地，所述第二晶体管的控制端与所述第一检测单元的第二输出端相连，所述第二晶体管的第一端与所述目标电阻相连；所述目标电容一端接...

【专利技术属性】
技术研发人员：黄焕章，陈继凯，
申请(专利权)人：欢领上海科技有限公司，
类型：发明
国别省市：