一种高速ＣＣＤ相机数据合成系统技术方案

本实用新型专利技术提供一种高速ＣＣＤ相机数据合成系统，属于高速实时数据处理领域。本实用新型专利技术包括Ｎ路并行高速ＣＣＤ相机、Ｎ路接口电平转换芯片、ＦＰＧＡ芯片、Ｎ路缓存单元ＳＤＲＡＭ和一套记录装置，Ｎ为大于等于３的正整数；其中Ｎ路并行高速ＣＣＤ相机的输出端分别连接Ｎ路接口电平转换芯片的输入端，Ｎ路接口电平转换芯片的输出端分别与ＦＰＧＡ芯片的输入端连接，Ｎ路缓存单元ＳＤＲＡＭ分别与ＦＰＧＡ芯片连接，ＦＰＧＡ芯片的输出端与记录装置的输入端连接。本实用新型专利技术采用ＳＤＲＡＭ作为中间缓存，通过ＦＰＧＡ的设计将三个相机的图像数据合成为一路输出，只用一套记录装置就可完成所有记录过程，缩小了系统体积，降低了整个系统功耗，节约了系统成本。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种高速CCD相机数据合成系统，属于高速实时数据处理领域。
技术介绍
在航空摄影测量领域，为得到高清晰度彩色数字图像，常采用多个相机(一般为 三个相机分别为相机R、相机G、相机B)获取图像信息，并对图像信息进行融合。由于图像 信息量太大，无法实时处理，需要在飞行过程中将所 有图像实时记录在高速硬盘上。原来的 设计是将三个2KX2K相机的图像数据用三套记录装置分别进行记录，系统非常庞大。根据 实际飞行高度和速度以及要求的地面覆盖率计算出来的拍摄间隔大于4s，而相机数据读出 时间只有233ms左右，这意味着相机将有很长时间处于非工作状态，严重浪费系统资源。
技术实现思路
专利技术目的本技术的目的是克服原有系统设计的不足，提供一种高速CCD相 机数据合成系统，实现多路高速CCD相机图像数据合成为一路后输出，只用一套记录装置 就可完成所有记录过程。技术方案本技术为实现上述专利技术目的，采用如下技术方案一种高速CXD相机数据合成系统，包括N路并行高速CXD相机、N路接口电平转换 芯片、FPGA芯片、N路缓存单元SDRAM和一套记录装置，N为大于等于3的正整数；其中N路 并行高速CCD相机的输出端分别连接N路接口电平转换芯片的输入端，N路接口电平转换 芯片的输出端分别与FPGA芯片的输入端连接，N路缓存单元SDRAM分别与FPGA芯片连接， FPGA芯片的输出端与记录装置的输入端连接。本技术的高速CCD相机数据合成系统，在FPGA芯片内部包括用于分时读出 SDRAM数据的SDRAM控制器，用于将合成后高速图像数据转换为LVDS信号的电平转换电路。本技术的高速CCD相机数据合成系统，N的取值为3。当C⑶相机开始工作时，通过外同步时钟和行、场时钟信号顺序读入N路并行高速 CXD相机的图像数据，并经过N路接口电平转换芯片转换成TTL信号后写入FPGA，FPGA先将 N路相机数据同步后再同时存入N路缓存单元SDRAM，同时，在FPGA内部设置有SDRAM控制 器，通过SDRAM控制器读控制逻辑，实现N片SDRAM数据的分时读出，同时将读出数据通过 FPGA内的FIFO实现对N路高速图像数据合成；合成后的数据通过FPGA内部电平转换电路 转换为LVDS信号，最后，在相机帧消隐期用将N路相机的合成数据送入一套记录装置中。有益效果本技术与现有技术相比的优点在于本技术采用SDRAM作为中间缓存， 通过FPGA的设计将三个相机的图像数据合成为一路输出，只用一套记录装置就可完成所 有记录过程；同时降低了像元输出速率，对记录装置的要求也大为降低，缩小了系统体积， 降低了整个系统功耗，节约了系统成本。附图说明图1为本技术的原理示意图；图2为本技术实施例1的示意图；图3为本技术的CXD相机工作时序图。具体实施方式以下结合附图对本技术的技术方案进行举例说明如图1所示，本技术的高速CCD相机数据合成系统，包括N路并行高速CCD相 机、N路接口电平转换芯片、FPGA芯片、N路缓存单元SDRAM和一套记录装置，N为大于等于 3的正整数；其中N路并行高速CCD相机的输出端分别连接N路接口电平转换芯片的输入 端，N路接口电平转换芯片的输出端分别与FPGA芯片的输入端连接，N路缓存单元SDRAM分 别与FPGA芯片连接，FPGA芯片的输出端与记录装置的输入端连接。实施例1 如图2所示，本实施例包括三路并行高速CXD相机R、相机G和相机B、 三路接口电平转换芯片、FPGA芯片、三路缓存单元SDRAM和一套记录装置。当三个C⑶相机开始工作时，通过外同步时钟和行、场时钟信号顺序读入CXD图 像数据。由于C⑶相机数据接口为RS422信号，须通过电平转换芯片转换为TTL信号写入 FPGA0考虑到三相机初始状态不可能完全相同，首先将三路相机数据分别写入FPGA芯片内 的三个FIFO，通过FPGA芯片对三个FIFO的读使能逻辑控制，实现三个FIFO数据的同步读 出，然后将经FIFO同步后的三相机数据通过在FPGA内部构造SDRAM控制器，将数据并行存 入三个缓存单元SDRAM中，通过FPGA的逻辑控制，实现对三片SDRAM中的数据分时读出，同 时按照一定格式送入一个FIFO，从而实现了对三路高速图像数据合成，合成后的数据通过 FPGA内部电平转换电路转换为LVDS信号。最后，在相机帧消隐期用一套记录装置实现将三 路相机的合成数据送入记录装置。如图3所示，C⑶相机工作时序图。其中，Vsync为垂直同步信号，表明数据输出开 始，Hsync为行同步信号，Data为实际的像元数据，Pixel Clock为像元时钟。在全分辨率 工作时，图3中按时钟个数计算A = 31，B = 10，C = 2048，D = 0，E = 182，F = 150。三个高分辨率CXD相机的主要技术指标如下像元分辨率2048 X 2048 (4M)数据分辨率12bit数据频率20MHz帧频0. 25帧/秒，逐行扫描读出。12位像元分辨率按2字节考虑，像元时钟速率为20MHz。如果直接进行记录，要求记录装置必须能够实现40MB/S的峰值记录速率，三个相机数据同时输出，就要有三套高速 记录装置同时工作。每套记录装置需要两个硬盘组成阵列才能保持40MB的持续记录速率， 因此整个系统需要6个硬盘，显得极为庞大复杂，事后还要将6个硬盘的数据合成后才能使 用，工作量很大。对CCD相机工作时序进行分析，可知行周期为(10+2048+182) *50ns = 112us。垂直方向有效图像数据的前后各有16行无效行，一帧图像的数据读出时间为112us* (16+2048+16) = 232960us ^ 233ms。而相机实际工作时帧周期大于4s，若按最高帧频0. 25帧/秒计算，每帧的数据量为:2048*2048*2(Bytes)*3 = 25165824(Bytes)瞬时数据量为25165824 (Bytes)/4 (s) = 6291456Bytes/s即每秒只有6. 3MBytes。如果在行之间增加适当的行消隐，则数据速率最多能到 SMBytes/s，用一个硬盘就可实现完全记录。由于CCD相机数据为海量连续数据流，为保证系统实时性，确定了 SDRAM缓存容量 必须大于一帧数据量(4Mbit)，这里选用芯片型号为HY57V281620A。通过SDRAM实现对CXD相机数据的读写操作后，在场消隐期将三路图像数据合成 一路后输出并输入记录装置以实现合成数据的高速实时记录。三路高速图像数据按照格 式单路12bit输出，像元格式R、G、B, R、G、B,…，相当于每行2048*3 = 6144个像元数， 共2048列。同时在行与行之间加16个时钟的行消隐，则每一行等效像元个数6144+16 = 6160。则按IOMHz的数据输出频率，全部数据读出时间为6160*2048*100ns = 1. 26s在实际拍摄间隔大于4s的情况下，充分利用空余时间，很好的完成了用一套记录 装置对三路相机合成数据的实时记录，大大提高了记录装置的效率。本文档来自技高网...

【技术保护点】
一种高速ＣＣＤ相机数据合成系统，其特征在于：包括Ｎ路并行高速ＣＣＤ相机、Ｎ路接口电平转换芯片、ＦＰＧＡ芯片、Ｎ路缓存单元ＳＤＲＡＭ和一套记录装置，Ｎ为大于等于３的正整数；其中Ｎ路并行高速ＣＣＤ相机的输出端分别连接Ｎ路接口电平转换芯片的输入端，Ｎ路接口电平转换芯片的输出端分别与ＦＰＧＡ芯片的输入端连接，Ｎ路缓存单元ＳＤＲＡＭ分别与ＦＰＧＡ芯片连接，ＦＰＧＡ芯片的输出端与记录装置的输入端连接。

【技术特征摘要】
一种高速CCD相机数据合成系统，其特征在于包括N路并行高速CCD相机、N路接口电平转换芯片、FPGA芯片、N路缓存单元SDRAM和一套记录装置，N为大于等于3的正整数；其中N路并行高速CCD相机的输出端分别连接N路接口电平转换芯片的输入端，N路接口电平转换芯片的输出端分别与FPGA芯片的输入端连接，N路缓存单元SDRAM分别与...

【专利技术属性】
技术研发人员：陈苏婷，
申请(专利权)人：南京信息工程大学，
类型：实用新型
国别省市：84[中国|南京]