降低随机良率缺陷的装置制造方法及图纸

本实用新型专利技术提供一种降低随机良率缺陷的装置，包含：临界面积分析装置，执行临界面积分析以分别得到若干个待更正线路的开路临界面积及短路临界面积；临界面积累加装置，将每个待更正线路的开路临界面积及短路临界面积加权并累加得到累加值；线路调整装置，对每个待更正线路同时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加值；以及比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是关于降低随机良率缺陷的装置，特别是关于藉由线路扩展(wire spreading)及线路加宽(wire widening)以降低随机良率缺陷的装置。
技术介绍
最常见的随机良率缺陷的失效模式为开路及短路，其是由于半导体制程中意外掉 落的微粒子(particles)引起。虽然半导体无尘室或操作台已尽可能地将超过规格的微粒 子除去，但是当导入纳米级先进制程，仍然会因为微粒子不当附着于集成电路芯片上而造 成线路的失效。一般而言，非导电微粒子若正好掉落一金属线路预定路径的中间，则很有可能会 造成开路(或称断路)的发生，此发生的机率视该非导电微粒子的附着位置及其直径而定。 又导电微粒子若正好掉落两金属线路预定路径中的间隙，则很有可能会造成短路的发生， 同样发生的机率也是取决于该导电微粒子的附着位置及其直径。如果要求半导体无尘室或 操作台提高其洁净度，似乎可以改善上述开路及短路的失效问题，但势必造成制造费用的 大幅增加。若能于电路设计流程中考虑此等问题的潜在生成原因，则可以有效降低后续随 机良率缺陷的发生机率，甚至减少半导体制造业的洁净度要求的成本投入。为能在电路设计流程中提前考虑随机良率缺陷的问题，目前已提出临界面积分 析(Critical Area Analysis ；CAA)方法，可以在电路设计流程中经由分析后绕线布局 (post-routing layout)的线路图型，而有效预测上述随机良率缺陷的发生机率。针对很可 能产生开路或短路的线路，可以依照该方法得到开路或短路的临界面积。为减少分析所得 的短路临界面积，则多会采取线路扩展的更正步骤以降低随机微粒子造成短路的有效存在 范围。相似地，为减少分析所得的开路临界面积，则多会采取线路加宽的更正步骤以降低随 机微粒子造成开路的有效存在范围。图1是传统采取线路扩展的步骤以减少短路临界面积的示意图。图中线路11和 线路12因相邻近，因此若适当直径的随机导电微粒子落在短路临界面积CAs内，则线路11 会和线路12形成短路。因此，可将线路11的一线段111向左扩展，藉此可以减少短路临界 面积CAs。线路11的扩展后线段111'很明显会增加路径长度，亦即开路临界面积CAo会 相对地因该路径长度而增加。当线路扩展步骤执行后，会接着采取线路加宽的更正步骤进一步减少开路临界面 积。然而当对扩展后线段111'进行线路加宽时，则很可能又会增加短路临界面积。因此， 传统临界面积的最小化(minimization)方法先后执行线路扩展及线路加宽的步骤，显然 无法针对开路临界面积及短路临界面积有效率地取得一最佳的平衡点，需要经历多次尝试 及错误(trial and error)才能有较佳的结果。鉴于此，电子设计自动化(Electronic Design Automation)业界需要一种自动且 有效率的降低随机良率缺陷的方法，为能解决目前电路设计所遭遇的问题。
技术实现思路
本技术一实施例的降低随机良率缺陷的装置，包含一临界面积分析装置，执 行一芯片的设计布局的临界面积分析以分别得到若干个待更正线路的开路临界面积及短 路临界面积；一临界面积累加装置，将该待更正线路中每一个的开路临界面积及短路临界 面积分别乘以权重数并累加得到一累加值；一线路调整装置，对该待更正线路中每一个同 时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量 而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积 累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加 值；以及一比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路 扩展及线路加宽的最佳调整量组合。本实施例的降低随机良率缺陷的装置另包含一更正装置，对该待更正线路中每一 个执行对应的该线路扩展及线路加宽的最佳调整量组合的更正。本技术降低随机良率缺陷的装置能自动且有效率的降低随机良率缺陷，以最 佳的线路扩展量及线路加宽值调正，随机良率缺陷的问题也会大幅降低。附图说明图1是传统采取线路扩展的步骤以减少短路临界面积的示意图；图2是根据本技术的一实施例的降低随机良率缺陷方法的流程图；图3是根据本技术的一实施例中进行线路扩展及线路加宽的线路更正的示 意图；以及图4是根据本技术的一实施例的降低随机良率缺陷的装置方块图。具体实施方式本技术在此所探讨的方向为一种降低随机良率缺陷的装置。为了能彻底地了 解本技术，将在下列的描述中提出详尽的步骤及组成。显然地，本技术的施行并未 限定于电路设计的技术人员所熟悉的特殊细节。另一方面，众所周知的组成或步骤并未描 述于细节中，以避免造成本技术不必要的限制。本技术的较佳实施例会详细描述 如下，然而除了这些详细描述的外，本技术还可以广泛地施行在其它的实施例中，且本 技术的范围不受限定，其以之后的权利要求书为准。图2是根据本技术的一实施例的降低随机良率缺陷的方法的流程图。于电子 设计自动化的放置及绕线(placement and routing)步骤后，设计者会得到一 IC设计布局 图，如步骤21所示。另外，晶圆制造厂需要提供一对权重数，分别针对随机良率缺陷中开路 及短路的发生给予不同或相同的加权值Wopen及Wshort。该对权重数可根据晶圆制造厂的 导电微粒子及非导电微粒子的存在比例，或造成制程良率损失的相对影响性而定。然后如步骤22所示，根据该设计布局进行临界面积分析而得各待更正线路的开 路临界面积及短路临界面积。为能减少计算量，该临界面积分析可以是一种经简化的分析 流程，亦即建立一快速分析模式预估开路临界面积及短路临界面积。将该待更正线路中每 一个的开路临界面积CAo及短路临界面积CAs分别乘以权重数并累加得到一累加值CA，如 步骤23所示。如步骤24所示，针对该待更正线路中每一个同时进行线路扩展及线路加宽的不 同调整量的组合，例如改变局部线路的侧向(垂直线径方向)扩展量WS_am0imt及改变局 部线路的线宽Wff_am0imt。如步骤25所示，若调整量未达极限，例如调整量未达到违反设 计规则检查(Design Rule Check ；DRC)的极限，则回到步骤22及步骤23执行上述不同调 整量的组合的临界面积分析(开路临界面积CAo及短路临界面积CA)及累加值CA的计算。 若调整量已达极限，则执行步骤26，比较计算所得的各累加值CA，从而得到该些待更正线 路的线路扩展及线路加宽的最佳化更正组合。例如找出最小的累加值CA，由该最小累加 值CA对应的线路扩展及线路加宽的调整量组合作为该待更正线路的最佳化更正组合。最 后，可依照所得的最佳化更正组合对该些待更正线路进行线路扩展及线路加宽的更正，如 步骤27所示。根据上述步骤可以将累加值CA以下列公式表示CA = ffshort X CAs (ffff_amount，WS_amount) +ffopen X CAo (ffff_amount，WS_amount) (1)其中 CAs (ffff_amount，WS_amount)是代表 CAs 为 ffff_amount 及 WS_amount 的函数； CAo (ff本文档来自技高网...

【技术保护点】
一种降低随机良率缺陷的装置，其特征在于包含：　　一临界面积分析装置，执行一芯片的设计布局的临界面积分析以分别得到若干个待更正线路的开路临界面积及短路临界面积；　　一临界面积累加装置，将该待更正线路中每一个的开路临界面积及短路临界面积分别运算并累加得到一累加值；　　一线路调整装置，对该待更正线路中每一个同时进行线路扩展及线路加宽的不同调整量，其中该临界面积分析装置接受这些不同调整量而依序计算该待更正线路中每一个调整后的开路临界面积及短路临界面积，又该临界面积累加装置接受这些调整后的开路临界面积及短路临界面积依序得到若干个调整后的累加值；以及　　一比较装置，比较该若干个调整后的累加值以决定该待更正线路中每一个的线路扩展及线路加宽的最佳调整量组合。

【技术特征摘要】

【专利技术属性】
技术研发人员：仝仰山，
申请(专利权)人：新思科技有限公司，
类型：实用新型
国别省市：US[美国]