一种并行高逻辑密度CRC与FEC逻辑共享编码电路及设计方法技术

本发明专利技术提出了一种并行高逻辑密度CRC与FEC逻辑共享编码电路及设计方法，包括FEC输入路径和CRC输入路径；CRC输入路径包括输入异或门，输入异或门与CRC主干电路输入端相连接，CRC主干电路输出端与选择开关fec_en相连接；FEC输入路径包括输入异或门，输入异或门与FEC主干电路输入端相连接，FEC主干电路输出端与选择开关fec_en相连接；FEC输入路径和CRC输入路径共享多个线性寄存器、多个异或门，并提出了并行高逻辑密度CRC与FEC逻辑共享编码电路的设计方法，进行公共因子消除与关键路径延迟计算。本发明专利技术在共享寄存器及公共编码因子的同时通过公共因子消除与关键路径延迟计算，在不降低电路的工作频率的前提下提高编码逻辑密度降低电路的硬件资源占用。

【技术实现步骤摘要】

本专利技术涉及高速串行数据接口的，尤其涉及一种并行高逻辑密度crc与fec逻辑共享编码电路及设计方法。

技术介绍

1、jesd204c协议主要用在adc和asic(fpga)之间的进行高速数据传输。该串行接口通信协议的传输速度最高可达32gbps，且具有误码检测与误码纠正功能。

2、典型地jesd204c协议控制系统组成如图1所示：传输层、数据链路层和物理层。jesd204c协议控制系统的数据链路层使用了64b/66b编码链路，使得信道利用率达到96.7％。在具体实现时，支持64b/66b链路的jesd204c收发系统如图2所示，包括数据加扰电路、crc-12编码电路、fec-26编码电路和同步头编码电路等。

3、串行的crc-12与fec-26编码电路是基于线性反馈移位寄存器实现的，电路实现异或门的位置与使用的寄存器数量有差异。为了降低jesd204c控制器的时钟工作频率,采用的64bits并行数据传输。由于在jesd204c控制器中crc-12编码电路与fec-26编码电路不需要一直工作，只需在相应的模式下生成对应的校验码。在j本文档来自技高网...

【技术保护点】

1.一种并行高逻辑密度CRC与FEC逻辑共享编码电路，其特征在于，包括输入异或门，FEC路径、CRC路径和选择开关fec_en，选择开关fec_en与输入异或门相连接；

2.根据权利要求1所述的并行高逻辑密度CRC与FEC逻辑共享编码电路，其特征在于，所述的CRC路径包括依次串联连接的线性寄存器D0、异或门X1、线性寄存器D1、异或门X2、线性寄存器D2、异或门X3、线性寄存器D3、异或门X4、线性寄存器D4～D7、异或门X8、线性寄存器D8、异或门X9、线性寄存器D9～D11；

3.根据权利要求2所述的并行高逻辑密度CRC与FEC逻辑共享编码电路，其特征在于，所...

【技术特征摘要】

1.一种并行高逻辑密度crc与fec逻辑共享编码电路，其特征在于，包括输入异或门，fec路径、crc路径和选择开关fec_en，选择开关fec_en与输入异或门相连接；

2.根据权利要求1所述的并行高逻辑密度crc与fec逻辑共享编码电路，其特征在于，所述的crc路径包括依次串联连接的线性寄存器d0、异或门x1、线性寄存器d1、异或门x2、线性寄存器d2、异或门x3、线性寄存器d3、异或门x4、线性寄存器d4～d7、异或门x8、线性寄存器d8、异或门x9、线性寄存器d9～d11；

3.根据权利要求2所述的并行高逻辑密度crc与fec逻辑共享编码电路，其特征在于，所述的fec路径包括依次串联连接的crc路径、线性寄存器d12～d16、异或门x17、线性寄存器d17～d20、异或门x21、线性寄存器d21～d25；

4.权利要求3所述的并行高逻辑密度crc与fec逻辑共享编码电路的设计方法，其特征在于，包括步骤：

5.根据权利要求4所述的并行高逻辑密度crc与fec逻辑共享编码电路的设计方法，其特征在于，步骤1所...

【专利技术属性】
技术研发人员：殷鹏，陈红利，张锦龙，刘名果，谷城，侯卫周，马锐，
申请(专利权)人：河南大学，
类型：发明
国别省市：