快速锁定的全数字锁相环制造技术

本发明专利技术提供一种快速锁定的全数字锁相环，先通过数字控制模块修正频率控制字以使目标时钟信号的频率与参考时钟信号的频率逼近，然后利用滤波控制模块按照调整步长对目标频率控制字进行调整，进而基于相位差信号，一方面对目标频率控制字进行修正，另一方面对调整步长进行调整，如此先通过频率粗调整，再通过频率和相位同时调整的分步调整的方式可避免输出信号的大幅度振荡，由此提高了环路收敛速度，缩短了环路锁定时间，后续同时采用频率调整和步长可调的相位调整，既能保证目标时钟信号的频率相对参考时钟信号的频率不会偏离太多，又能保证频率步长的可调，进一步避免了频率大幅度振荡，且缩短了环路整体锁定时间。

【技术实现步骤摘要】

本申请涉及频率控制领域，特别是涉及一种稳定的快速锁定的全数字锁相环。

技术介绍

1、锁相环(phase locked loop,pll)通过对输入时钟信号进行调制、解调操作，能够产生各种特定频率的信号，是现代通讯系统和电路中的重要组成部分，pll的性能优劣在很大程度上影响着整个系统的性能品质。

2、目前pll的实现主要分为基于电荷泵的模拟pll方案，以及基于数字逻辑单元的数字pll方案。其中模拟pll方案最为常见的是电荷泵锁相环(charge-pump pll,cppll)。cppll所输出时钟信号的相位噪声小，但存在易受电源噪声干扰的问题，而且基于模拟流程的实现使得工艺移植性较差，随着cmos特征尺寸的缩小，电路漏电问题进一步恶化，其内高性能电荷泵与压控振荡器的设计也会愈加困难，此外cppll内的低通滤波器通常基于rc(电阻-电容)实现，这些无源器件所占面积较大，极大的增加电路成本。数字pll方案中的基于bbpfd的全数字锁相环(all digital phase locked loop,adpll)设计方案克服了上述缺点，其对电源电压的噪声本文档来自技高网...

【技术保护点】

1.一种快速锁定的全数字锁相环，其特征在于，包括：

2.根据权利要求1所述的快速锁定的全数字锁相环，其特征在于，所述目标频率控制信号携带目标频率控制字；所述数字控制模块修正所述目标频率控制信号为修正所述目标频率控制字；所述滤波控制模块调整所述目标频率控制信号为调整所述目标频率控制字；

3.根据权利要求2所述的快速锁定的全数字锁相环，其特征在于，所述数字控制模块还用于获取减小后的所述调整步长，若减小后的所述调整步长达到第一步长阈值，且所述目标时钟信号的频率按照与减小后的所述调整步长对应的频率步长变化后，所述相位差信号表征所述目标时钟信号与所述参考时钟信号的相位关系发...

【技术特征摘要】

1.一种快速锁定的全数字锁相环，其特征在于，包括：

2.根据权利要求1所述的快速锁定的全数字锁相环，其特征在于，所述目标频率控制信号携带目标频率控制字；所述数字控制模块修正所述目标频率控制信号为修正所述目标频率控制字；所述滤波控制模块调整所述目标频率控制信号为调整所述目标频率控制字；

3.根据权利要求2所述的快速锁定的全数字锁相环，其特征在于，所述数字控制模块还用于获取减小后的所述调整步长，若减小后的所述调整步长达到第一步长阈值，且所述目标时钟信号的频率按照与减小后的所述调整步长对应的频率步长变化后，所述相位差信号表征所述目标时钟信号与所述参考时钟信号的相位关系发生变化，则将所述目标频率控制字修正为上一修正时刻的所述目标频率控制字与当前时刻的所述目标频率控制字之间的均值。

4.根据权利要求3所述的快速锁定的全数字锁相环，其特征在于，所述数字控制模块还用于：

5.根据权利要求4所述的快速锁定的全数字锁相环，其特征在于，所述数字控制模块还用于：获取第一预设时长内的所述目标频率控制字，若所述目标频率控制字的波动范围在预设范围内，则输出锁定提示信息。

6.根据权利要求5所述的快速锁定的全数字锁相环，其特征在于，所述数字控制模块还用于接收所述目标时钟信号，若所述目标时钟信号的频率超过频率阈值，则控制所述全数字锁相环进行系统复位。

7.根据权利要求2所述的快速锁定的全数字锁相环，其特征在于，所述目标频率控制字包括整数控制字和小数控制字，所述滤波控制模块包括：

8.根据权利要求7所述的快速锁定的全数字锁相环，其特征在于，所...

【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，请求不公布姓名，
申请(专利权)人：深圳数马电子技术有限公司，
类型：发明
国别省市：