用于时钟信号锁频的电压稳定制造技术

公开了用于时钟信号锁频的电压稳定。公开了处理器、系统和方法。在一实施例中，处理器包括第一位置和第二位置。具有将电压稳定信号从第二位置传送至第一位置的链路。在第一位置中，电压修正逻辑可动态改变供应给第一位置和第二位置的电压。在第二位置中，具有用于断言电压稳定信号的逻辑。在断言电压稳定信号后，第二位置被授予至少一时间窗，该时间窗中供应给第二位置的电压不改变。

【技术实现步骤摘要】

本专利技术涉及在时钟信号锁频过程期间稳定供应给多核处理器的电压。
技术介绍
现代多核处理器，诸如Intel 架构处理器或者其它品牌处理器，一般具有多个功 率状态可用，以允许在处理器不忙时节约功率。在操作期间可基于诸如处理器的当前功率 状态等众多因素来动态地改变供应给处理器的电压以及处理器的频率。在锁相环(PLL)处 于改变(例如，再锁定)正输出的时钟信号的频率的过程中时，向诸如PLL等时钟信号发生 电路供应稳定且不改变的电压一般是有益的。在此时间期间异步的电压改变可能会中断 PLL锁定处理。附图说明本专利技术通过举例说明并且不被附图限制，附图中，相似的附图标记表示类似的要 素，并且其中图1是根据一些实施例在时钟信号锁频过程期间稳定供应电压的装置的图解。图2示出根据一些实施例的电压稳定信号以及供应给处理器的电压的时序图。图3是根据一些实施例在时钟信号锁频过程期间稳定供应电压的装置的图解。图4是根据一些实施例在时钟信号锁频过程期间稳定供应电压的计算机系统的 图解。图5是在时钟信号锁频事件期间稳定供应电压的过程的实施例流程图。 具体实施例方式揭示了在时钟信号锁频过程期间稳定供应电压的处理器、系统以及方法的实施 例。许多多核处理器(MCP)包括核所在的两个位置主位置和从位置。这两个位置都 耦合到向每个位置内的每个核供应电压的公共电压层。主位置包括指示供应给公共电压层 的电压的逻辑。因此，主位置内的电压供应逻辑能够向电压调节器发送信息 从而改变供应 给电压层的电压(通过或者升高或者降低电压)。通过发送给电压调节器的信息来改变供 应给电压层的电压将导致对所供应的电压的异步改变。两个位置还包括生成时钟信号的逻辑，该时钟信号用作在每个位置的每个核的参 考时钟。在许多实施例中，时钟信号发生逻辑包括锁相环(PLL)电路。在时钟信号的频率 (再锁定相位)发生任何改变时，PLL需要稳定的电压供应。主位置和从位置都具有向主位 置内的电压改变(即修正)逻辑断言电压稳定(VStable)信号的逻辑。当断言VStable信 号时，不再从主位置向电压调节器发送进一步的电压改变信息。因此，当PLL需要再锁定时 钟信号(潜在地以新的频率)时，在想要时钟信号再锁定的位置内的VStable断言逻辑断 言VStable信号，同时PLL被再锁定。一旦PLL已完成再锁定，VStable信号取消断言并且正常的电压改变操作可以重新开始。以下描述和权利要求中对所揭示技术的“一个实施例”或者“实施例”的引述意味 着结合该实施例描述的特定特性、结构或者特性包括在所揭示技术的至少一个实施例中。 因此，贯穿说明书在各处出现的短语“在一个实施例中”不必都引述同一个实施例。 在以下描述以及权利要求中，术语“包括”和“包含”以及它们的变型可以被使用， 并且旨在被视为是彼此同义的。另外，在以下描述和权利要求中，可以使用术语“耦合”和 “连接”以及它们的变型。应当理解的是这些术语并非旨在是彼此同义的。具体而言，在特 定实施例中，“连接”可用于表示两个或多个部件彼此直接物理或者电接触。“耦合”可以意 味着两个或多个部件直接物理或者电接触。然而，“耦合”还可以表示两个或多个部件不是 彼此直接接触，但是仍然彼此协作或交互。图1是根据一些实施例在时钟信号锁频过程中稳定供应电压的装置的图解。描述了具有两个双核管芯100的四核处理器。在许多实施例中，处理器100包括 两个位置，位置0(102)和位置1(104)。两个位置都耦合到公共电压层106。位置0(102) 包括两个处理核，核0(108)和核1(110)。位置1(104)也包括两个处理核，核0 (112)和核 1(114)。每个核包括用于执行指令的逻辑。因此，组合起来，两个位置具有总共四个核，由 此处理器是具有两个双核管芯的四核处理器。每个位置包括锁相环(PLL)时钟信号发生电 路，位置0(102)的PLL 116和位置1(104)的PLL 118。每个PLL能够生成时钟信号，位于 相应位置的核能够将该时钟信号用作参考时钟。此外，每个PLL能够通过再锁定过程来改 变时钟信号的频率。在没有示出的其它实施例中，时钟信号发生逻辑的替换形式生成被提 供给处理器100内的核的时钟信号。在许多实施例中，功率管理链路(PMLink) 120通信地耦合位置0和位置1。PMLink 120的具体细节以及其到每个位置的接口可包括许多不同链路(即，互连，总线)形式中的 一种。通常，PMLink 120能够在位置0(102)和位置1 (104)之间来回发送数据。在许多实 施例中，就控制供应给电压层106的电压水平而言具有主位置和从位置。在许多实施例中， 位置0(102)能够控制供应给电压层106的电压水平。电压控制过程可以被称为电压修正。在许多实施例中，位置0(102)中的逻辑向处理器外部的电压调节器126发送电压 标识(VID)值124。电压调节器126解释VID值并且基于该信息调节供应给处理器100的 电压128。因此，在其中通过公共电压层106向位置0(102)和位置1 (104)供应相同电压的 许多实施例中，位置0(102)中的逻辑规定供应给位置0(102)和位置1(104)两者的电压。 在许多其他的实施例中，位置0(102)中的逻辑可以向电压调节器126发送除VID 124之外 的信息用于改变供应电压水平。发送给电压调节器126的信息可以是任何形式的，只要其 通知电压调节器126要供应给电压层106的新电压即可。在任何给定时间，位置1(104)可以具有与位置0(102)不同的电压需求。因此，在 许多实施例中，位置1(104)将其需要的电压通过PMLink 120传达给位置0 (102)，因此位置 0(102)可从电压调节器126请求至少该电压量。在许多实施例中，由于处理器100中的功率节约逻辑，诸如增强型Intel SpeedStep 技术或者其它处理器功率管理技术，如果核在睡眠模式、低频模式、高频模式、 或者另一种这样的变频模式之间切换，则处理器100的每个位置可以积极地改变这些核的 频率。在这些实施例中，在任何给定时间，处理器功率管理逻辑可能需要改变正由PLL 116和PLL 118提供给这些核的时钟信号的频率。PLL锁频过程不是瞬时的，并且代替地需要有 限时间窗。PLL锁定(或者再锁定)过程需要反馈环电路来帮助改变PLL频率。每个PLL 的反馈环电路受核电压改变的影响，这造成更长的锁定(再锁定)时间。在PLL锁频的时 间窗期间，供应给PLL反馈环电路所在位置的电压保持稳定是非常有益的。如果供应给PLL 反馈环电路的电压改变，PLL锁频过程潜在地将不会成功或者会花费更长的时段。因此，如 果位置0(102)和位置1(104)两者中的PLL都被给予时间窗，在该时间窗中它们能够确信 供应给它们的电压将不会改变，那么位置0(102)和位置1(104)中的PLL都会受益。因此，在许多实施例中，可由位置1(104)向位置0(102)提供电压稳定(VStable) 信号122线。该线可以是单引线、接口引脚、串行总线或者任何其它类型的物理通信接口， 其将允许自从位置即位置1(104)向主位置即位置0(102)发送单个二进制信号。通常，在 本文档来自技高网...

【技术保护点】
一种处理器，包括：第一位置和第二位置；将电压稳定信号从所述第二位置传送到所述第一位置的链路；所述第一位置中的电压修正逻辑，所述电压修正逻辑耦合到所述链路，用于动态地改变供应给所述第一位置和第二位置的电压；以及所述第二位置中的逻辑，其耦合到所述链路，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第二位置被授予至少一时间窗，在所述时间窗中供应给所述第二位置的电压不改变。

【技术特征摘要】
US 2008-9-29 12/286,190一种处理器，包括第一位置和第二位置；将电压稳定信号从所述第二位置传送到所述第一位置的链路；所述第一位置中的电压修正逻辑，所述电压修正逻辑耦合到所述链路，用于动态地改变供应给所述第一位置和第二位置的电压；以及所述第二位置中的逻辑，其耦合到所述链路，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第二位置被授予至少一时间窗，在所述时间窗中供应给所述第二位置的电压不改变。2.如权利要求1所述的处理器，其特征在于，进一步包括所述第二位置中的时钟信号发生逻辑，用于以多个频率中的一个为所述第二位置提供 时钟信号。3.如权利要求2所述的处理器，其特征在于，进一步包括所述时钟信号发生逻辑，用于在其中供应给所述第二位置的电压不改变的所述时间窗 期间将所述时钟信号锁定在第一频率。4.如权利要求3所述的处理器，其特征在于，所述第二位置包括用于以下动作的逻辑 在断言所述电压稳定信号后在供应电压进行稳定时等待第一时段；以及允许所述时钟信号发生逻辑在所述第一时段后开始将所述时钟信号锁定在第一频率。5.如权利要求4所述的处理器，其特征在于，所述第二位置包括用于当所述时钟信号 已被锁定在第一频率时取消断言所述电压稳定信号的逻辑。6.如权利要求1所述的处理器，其特征在于，每个位置具有一个或多个处理器核。7.如权利要求1所述的处理器，其特征在于，所述第一位置和第二位置两者驻留在单 个电压层上。8.如权利要求1所述的处理器，其特征在于，进一步包括 所述第一位置中的逻辑，用于断言所述电压稳定信号，其中在断言所述电压稳定信号后，所述第一位置被授予至少所述时间窗，在所述时间 窗中供应给所述第一位置的电压不改变。9.一种系统，包括多位置处理器，每个位置具有至少两个核；将电压稳定信号从所述多位置处理器中的第二位置传送至所述多位置处理器中的第 一位置的链路；所述第一位置中的电压修正逻辑，所述电压修正逻辑耦合到所述链路，用于动态地改 变供应给所述第一位置和第二位置的电压；以及所述第二位置中的逻辑，其耦合到所述链路，用于断言所述电压稳定信号， 其中在断言所述电压稳定信号后，所述第二位置被授予至少一时间窗，在所述时间窗 中供应给所述第二位置的电压不改变。10.如权利要求9所述的系统，其特征在于，进一步包括所述第二位置中的时钟信号发生逻辑，用于以多个频率中的一个为所述第二位置提供 时钟信号。1...

【专利技术属性】
技术研发人员：J阿拉雷，S加哈吉达，I哈瑞阿，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]