【技术实现步骤摘要】
本专利技术涉及半导体集成芯片的保护电路，特别是指一种在不改变工艺条件的情况 下，利用多晶硅二极管进行电荷泄放的超低寄生ESD保护器件。
技术介绍
在集成电路IC芯片的制造工艺和最终的系统应用中，都会出现不同程度的静电 放电Electrostatic Discharge (ESD)的事件。静电放电是在一个集成电路浮接的情况下， 大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns 200ns。此外， 在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中的输入级的栅 氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度越来越薄，在O. 13um 工艺时仅有2. 6nm。在这种趋势下，使用高性能的静电防护器件来泄放静电电荷以保护栅极 氧化层不受损害是十分必需的。 静电放电现象的模式主要有人体放电模式(HBM)、机械放电模式(匪)、器件充电 模式(CDM)及国际电工委员会模型(IEC)四种。对一般集成电路产品来说，通常要经过人 体放电模式，机械放电模式以及器件充电模式的测试。为了能承受如此高的静电放电电压， 集成电路产品通常必须使...
【技术保护点】
一种超低寄生ＥＳＤ保护器件，其特征在于包括：一Ｐ型衬底，所述Ｐ型衬底上形成场氧化层，所述场氧化层上为多晶硅层，所述多晶硅层上的一端为Ｐ＋注入区，另一端为Ｎ＋注入区，中间是本征区，在所述Ｐ＋注入区和Ｎ＋注入区上间隔设置有多个接触孔。
【技术特征摘要】
一种超低寄生ESD保护器件，其特征在于包括一P型衬底，所述P型衬底上形成场氧化层，所述场氧化层上为多晶硅层，所述多晶硅层上的一端为P+注入区，另一端为N+注入区，中间是本征区，在所述P+注入区和N+注入区上间隔设置有多个接触孔。2. 如权利要求1所述的一种超低寄生ESD保护器件，其特征在于所述本征区为直线形。3. 如权利要求1所述的一种超低寄生ESD保护器件，其特征在于所述？+注入区和^ 注入区以网格的方式交替注入构成，形成弓形的所述本征区。4. 如权利要求1或2或3所述的一种超低寄生ESD保护器件，其特征在于所述场氧 化层以浅槽隔离法形成。5. 如权利要求1或2或3所述的一种超低寄生ESD保护器件，其特征在于所述本征 区上方设置有一自对准金属硅化物阻挡层。6. 如权利要求4所述的一种超低寄生ESD保护器件，其特征在于在所述本征区上方 设置有一 自对准金属硅化物阻挡层。7. —种超低寄生ESD保护器件，其特征在于包括...
【专利技术属性】
技术研发人员：王源，俞波，贾嵩，黄鹏，张钢刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：11[中国|北京]
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