一种低成本信号采集时钟系统及其时钟分配方法技术方案

本发明专利技术一种低成本信号采集时钟系统及其时钟分配方法属于电子工程和通信工程技术领域；所述低成本信号采集时钟系统，包括公共资源单元、恒流源激励单元、压电信号调理单元、模数转换单元、数字隔离单元、微处理器及存储单元和接口单元；所述分配方法，基于所述低成本信号采集时钟系统实现；通过MCU内部的DPLL电路，配置倍频和分频系数以及选择开关，使特定标称值的低温漂晶振时钟提供给外部的时钟都是同一时钟源，从而减少了硬件资源的使用、降低了温度对系统的影响、确保了整个系统具有相同的时基特性；此外，为了追求更高精度的测量，设计了两种模数隔离模块和两种电源滤波模块供用户选择，以满足用户需求。

【技术实现步骤摘要】

本专利技术一种低成本信号采集时钟系统及其时钟分配方法属于电子工程和通信工程。

技术介绍

1、由于实际需求的不同，应变、压电、光电等振动传感信号的信号采集系统在通道数、采样率和采样精度上存在较大差异。为了更好地解决这一情况，人们开始将注意力转向采用信号采集方式更为灵活的混合型模数转换测量的信号采集系统，这种系统采用了s-d模数转换器实现高精度测量，同时搭配sar模数转换器实现高速测量。然而，尽管这种系统因采样方式受到广泛关注，但目前该系统仍存在一系列问题。

2、例如，在时钟源方面就存在由于采用不同晶振导致的时间参数不一致问题，而为了实现高精度测量，adc晶振通常又需要采用低温漂晶振，可这种晶振低成本选项非常少。另一面，随着信号采集系统的进一步发展，增加外置usb模块或lan网络模块是一种必然的趋势，这将进一步增加了系统所需晶振的数量，使得成本进一步上升，同时加大晶振间的差异，进而影响到系统的稳定性。

3、为了解决这些问题，目前的解决方案是通过采用fpga作为处理核心，并利用其控制时钟扇出芯片来产生多路时钟信号，然后将这些时钟信号提供给本文档来自技高网...

【技术保护点】

1.一种低成本信号采集时钟系统，其特征在于，包括公共资源单元、恒流源激励单元、压电信号调理单元、模数转换单元、数字隔离单元、微处理器及存储单元和接口单元；微处理器及存储单元的微处理器MCU时钟和接口单元的USB接口芯片主时钟都由一片19.2MHz的特定低温漂晶振直接提供时钟源，接口单元的LAN接口芯片和模数转换单元的高性能S-D模数转换器主时钟由MCU的MCO1和MCO2两路时钟输出提供，而MCU内置的SAR模数转换器时钟由MCU的总线时钟提供，除此之外，MCU还通过USB_OTG_HS、ETH和SPI的方式分别与USB接口芯片、LAN接口芯片和高性能S-D模数转换器相连接进行数据的交互...

【技术特征摘要】

1.一种低成本信号采集时钟系统，其特征在于，包括公共资源单元、恒流源激励单元、压电信号调理单元、模数转换单元、数字隔离单元、微处理器及存储单元和接口单元；微处理器及存储单元的微处理器mcu时钟和接口单元的usb接口芯片主时钟都由一片19.2mhz的特定低温漂晶振直接提供时钟源，接口单元的lan接口芯片和模数转换单元的高性能s-d模数转换器主时钟由mcu的mco1和mco2两路时钟输出提供，而mcu内置的sar模数转换器时钟由mcu的总线时钟提供，除此之外，mcu还通过usb_otg_hs、eth和spi的方式分别与usb接口芯片、lan接口芯片和高性能s-d模数转换器相连接进行数据的交互。

2.根据权利要求1所述的一种低成本信号采集时钟系统，其特征在于，所述mco1、mco2、sar信号时钟由mcu内部的dpll电路，配置倍频和分频系数以及选择开关提供；通过在锁相环时钟源选择时选择高速外部时钟，从而得到19.2mhz的mcu晶振时钟；而mco1信号时钟由mcu晶振时钟在经过divm1的3分频、divn1的125倍频和divq1的32分频得到25mhz时钟后，送到 mco1 clock mux，再进行1分频后提供时钟源；

3.根据权利要求1所述的一种低成本信号采集时钟系统，其特征在于，所述恒流源激励单元由一片数模转换芯片ue1，一片恒流源芯片ua1，一个光耦开关ka1，一个场效应管qa2，一个三极管qa1，一个二极管da2，电阻ra3、电阻ra4、电阻ra5、电阻ra6、电阻ra35，电容ca7、电容ca23组成；数模转换芯片ue1的2脚、7脚接agnd，ue1的3脚接电阻re1的一侧作为参考电压，ue1的8脚接evdd，ue1的4脚、5脚、6脚与电阻22、电阻19、电阻20的一侧相连接控制ue1电压输出大小，ue1的1脚与电阻ra35的一侧相连；ra35的另一侧与恒流源芯片ua1的6脚相连作为输入电压，并与电容ca23的一侧相连，电容ca23的另一侧接地；恒流源芯片ua1的4脚、5脚相连，1脚接+22v，ua1的9脚与三极管qe2的3脚相连，ua1的2脚与三极管的2脚、电阻ra3的一侧相连，ua1的3脚与三极管的3脚、场效应管qa2的1脚相连，ua1的7脚与电阻ra4的一侧相连，ua1的10脚、11脚接agnd，并与电阻ra4的另一侧、电容ca7的一侧相连；场效应管qa2的3脚与电阻ra3的一侧，三极管qa1的1脚相连，qa2的2脚、4脚与电容ca7的另一侧、电阻ra5的一侧，二极管da2的阴极相连，da2的阳极接agnd；固态继电器ka1的1脚接电阻ra6的一侧，电阻ra6的另一侧接a3v3，ka1的2脚与三极管qe2的3脚相连作开关控制引脚，ka1的3脚与电阻ra5的另一侧相连作恒流源输出电流端，ka1的4脚作恒流源激励单元输出端。

4.根据权利要求1所述的一种低成本信号采集时钟系统，其特征在于，所述压电信号调理单元由一片固态继电器ka2，一片双路运放ua2，一片轨到轨双路运放ua3，一个稳压二极管da1，一个插拔式端子ina，电阻ra7、电阻ra9、电阻ra10、电阻ra11、电阻ra12、电阻ra13、电阻ra14、电阻ra15、电阻ra16、电阻ra17、电阻ra18、电阻ra19、电阻ra20、电阻ra21、电阻ra22、电阻ra23、电阻ra24、电阻ra25，电容ca8、电容ca9、电容ca10、电容ca11、电容ca12、电容ca13、电容ca14、电容ca15、电容ca16、电容ca17、电容ca18、电容ca19、电容ca20、电容ca21组成；插拔式端子ina的2脚接电容ca20、电容ca21、电阻ra25的一侧，ca20、ca21、ra25的另一侧接地，插拔式端子ina的1脚与稳压二极管da1的阴极、固态继电器ka2的3脚、电容ca8的一侧相连作为压电传感器的电压正极输入引脚，da1的阳极接地；固态继电器ka2的2脚与三极管qe3的3脚相连作开关控制引脚，ka2的1脚与电阻ra7的一侧相连，电阻ra7的另一侧接3v3，并接电容ca9的一侧，ca9的另一侧接agnd，固态继电器ka2的4脚与电容ca8的一侧、电阻ra12的一侧相连；ra12另一侧与电阻ra11、电阻ra10、电阻ra9串联，ra10的一侧与ra9的一侧、双路运放ua2的3脚相连，ra9的另一侧接vcom；双路运放ua2的1脚、2脚相连，6脚、7脚相连，4脚接agnd，8脚接avdd，ua2的1脚与电阻ra13的一侧相连；ra13的另一侧与电阻ra14、电容ca11的一侧相连，电阻ra14的另一侧与ua2的5脚、电容ca10的一侧相连，ca10的另一侧接agnd；电容ca11的另一侧与ua2的7脚、电阻ra15的一侧相连；ra15的另一侧与电阻ra16、电容ca13的一侧相连，电阻ra16的另一侧与ua3的5脚、电容ca12的一侧相连，ca12的另一侧接agnd；电容ca13的另一侧与ua3的7脚、电阻ra21、电阻ra18的一侧相连，ra18的另一侧与电阻ra17、电阻ra19、电阻ra20串联；轨到轨双路运放ua3的6脚、7脚相连，4脚接agnd，8脚接avdd，3脚接vcom，ua3的2脚与电阻ra17、电阻ra19的一侧相连，ua3的1脚与电阻ra20、电阻ra22的一侧相连；电阻21与电阻ra23、电容ca14、电容ca15的一侧相连；电阻22与电阻ra24、电容ca15、电容ca16的一侧相连；电阻23与电容ca17、电容ca18的一侧相连；电阻ra24与电容ca18、电容ca19的一侧相连；电容ca14、电容ca16、电容ca17、电容ca19的另一侧接agnd。

5.根据权利要求1所述的一种低成本信号采集时钟系统，其特征在于，所述模数转换单元由一个高性能s-d型模数转换器ue3，一个电压基准芯片ue4，一个轨到轨双路运放ue2，一个三极管qe1，一个保险丝fuse，电阻re1、电阻re2、电阻re3、电阻re4、电阻re5、电阻re7、电阻re8、电阻re9，电容ce9、电容ce10、电容ce11、电容ce1、电容ce2、电容ce3、电容ce7、电容ce4、电容ce5、电容ce6、电容ce8、电容ce17组成；电压基准芯片ue4的4脚接地，2脚接evdd，并与电容ce9、电容ce11的一侧相连，ue4的6脚输出vr25，并与电阻re4、电阻re1、电容ce10的一侧相连，电容ce9、电容ce11、电阻re4，电容ce10的另一侧接agnd；电容ce3的一侧与电阻re1、电阻re2的一侧相连，电容ce3的另一侧接agnd；电容ce2的一侧与电阻re2、电阻re3的一侧相连，电容ce2的另一侧与电容ce1的一侧、轨到轨双路运放ue2的1脚相连；ue2的3脚与电阻re3、电容ce7的一侧相连，电容ce1、电容ce7的另一侧接agnd，ue2的1脚、2脚、5脚相连，并接到s-d型模数转换器ue3的14脚做参考电压，ue2的4脚接agnd，8脚接evdd，6脚接三极管qe1的2脚，并与电容ce20、电阻re9的一侧相连，电容ce20、电阻re9的另一侧接agnd；三极管qe1的1脚与电阻re8的一侧相连，电阻re8的另一侧接轨到轨双路运放ue2的7脚，三极管qe1的3脚与保险丝fuse的一侧相连，保险丝fuse的另一侧接evdd；s-d型模数转换器ue3的1脚、2脚、3脚、4脚、5脚、6脚、7脚、脚作4通道差分输入，19脚、20脚、21脚、22脚作spi方式传输数据，其中，21脚接电阻re27的一侧，电阻re27的另一侧接a3v3，23脚做片选脚，30脚接电阻re5的一侧，电阻re5的另一侧接a3v3，31脚、32脚接agnd选择24bit数据采集，17脚作复位脚，16脚接a3v3，11脚，10脚，27脚接agnd，9脚接evdd，并与电容ce4的一侧相连，ce4的另一侧接agnd，15脚、29脚接a3v3，并与电容ce5，电容ce8的一侧相连，电容ce5，电容ce8的另一侧接agnd，28脚与电容ce17的一侧相连，电容17的另一侧接agnd。

6.根据权利要求1所述的一种低成本信号采集时钟系统，其特征在于，所述数字隔离单元由在两种相同封装，但隔离效果略有不同的数字隔离芯片uex与ux任选其一，即三片4通道数字隔离器ue7、ue8、ue9或三片4通道数字隔离器u7、u8、u9，电阻re15、电阻re16、电阻re17、电阻re18、电阻re19、电阻re20、电阻re21、电阻re22、电阻re23、电阻re24、电阻re25、电阻re26组成；4通道数字隔离器ue7、ue8、ue9的1脚、7脚接3v3，2脚、8脚接dgnd，10脚、16脚接a3v3，9脚、15脚接agnd，4通道数字隔离器ue7的3脚与微处理器u1的54脚相连，ue7的4脚与u1的133脚相连，ue7的5脚与u1的123脚相连，ue7的6脚与u1的99脚相连，ue7的14脚与电阻re15的一侧相连，re15的另一侧与s-d型模数转换器ue3的17脚相连，ue7的13脚与电阻re16一侧相连，re16的另一侧与s-d型模数转换器ue3的22脚相连，ue7的12脚与电阻re18的一侧相连，re18的另一侧与s-d型模数转换器ue3的20脚相连，ue7的11脚与电阻re17的一侧相连，re17的另一侧与s-d型模数转换器ue3的25脚相连；ue8的3脚与u1的136脚相连，ue8的4脚与u1的137脚相连，ue8的5脚与u1的118脚相连，ue8的6脚与u1的42脚相连，ue8的14脚与电阻re19的一侧相连，re19的另一侧与数模转换芯片ue1的5脚相连，ue8的...

【专利技术属性】
技术研发人员：童子权，梁宇，刘榕汀，张佳桐，
申请(专利权)人：哈尔滨理工大学，
类型：发明
国别省市：