【技术实现步骤摘要】
本专利技术属于集成电路应用领域，尤其涉及一种数字集成电路时钟复位系统。
技术介绍
1、随着集成电路设计技术的高速发展，数字电路系统中的时钟复位电路设计越来越重要，直接影响整个芯片工作稳定性。数字电路设计中通常采用外部晶体振荡器提供参考时钟输入，芯片内部集成锁相环电路提供系统中各电路模块所需要的高速时钟信号。时钟复位电路的实现方法直接影响逻辑综合、静态时序分析、可测试性设计、布局布线等后续各个设计阶段，同时系统中的各模块对时钟和复位都有相对独立的需求。因此，为了方便后端设计，通常将时钟和复位电路整合到一起，并采用同步时序设计方法，实现稳定可靠的时钟复位系统。
2、锁相环电路具有时钟倍频能力、时钟占空比调节能力以及时钟分配延时消除能力，这些特性使得设计师可以运用低频外部晶体振荡器作为时钟源，通过锁相环电路倍频生成期望数值的内部高频时钟信号。但是，锁相环电路上电或复位后通常需要等待一定时间才能输出稳定的时钟信号，在此期间，系统中的各模块需要保持稳定的时钟输入避免芯片出现工作状态异常的风险。
3、此外，外部输入的复位信号一般为异步信号，与芯片内部的时钟关系并不固定，如果处置不当，会引起亚稳态信号传播，导致芯片工作状态异常。时钟复位电路需要通过合理的设计方法来处理各种输入复位信号之间的关系，生成相应的复位触发条件，产生系统中各电路模块所需要的复位信号，保证复位的时序满足异步复位、同步撤离的要求并避免亚稳态问题的产生。
技术实现思路
1、本专利技术的目的在于：为了克服现
2、本专利技术目的通过下述技术方案来实现：
3、一种数字集成电路时钟复位系统，所述数字集成电路时钟复位系统包括：
4、复位同步电路，被配置为将输入的复位请求跨时钟到参考时钟域，输出第一阶段复位信号；
5、计数器电路，被配置为利用计数器对所述第一阶段复位信号进行延时，并在锁相环电路输出稳定时钟信号前，输出第二阶段复位信号；
6、锁相环电路，被配置为根据外部晶体振荡器输入的参考时钟和锁相环电路的参数配置，输出时钟作为其它电路模块使用的源时钟；
7、时钟切换电路，被配置为实现外部晶体振荡器输入的参考时钟和所述锁相环电路输出高频时钟之间的切换，输出其它电路模块使用的系统时钟，并避免在时钟改变时产生毛刺信号；
8、复位管理电路，被配置为根据各个电路模块其启动时序的不同要求输出各个电路模块复位信号。
9、根据一个优选的实施方式，所述复位同步电路包括三级触发器，输入的复位请求通过与门逻辑电路连接到三级触发器的复位端，三级触发器的时钟端连接外部晶体振荡器输入的参考时钟；
10、所述三级触发器的第一级触发器输入端接高电平，第二级触发器的输入端连接第一级触发器输出端，第三级触发器的输入端连接第二级触发器输出端，第三级触发器的输出端输出第一阶段复位信号。
11、根据一个优选的实施方式，所述计数器电路接收到所述第一阶段复位信号请求时，所述计数器电路清零计数器；计数器电路检测到所述第一阶段复位信号请求撤销时，比较所述计数器的值与预设阈值；
12、当所述计数器的值与预设阈值不同时，计数器计数并发起第二阶段复位信号请求；当计数器的值与预设阈值相同时，所述计数器停止计数并撤销第二阶段复位信号请求。
13、根据一个优选的实施方式，所述预设阈值大于所述锁相环电路复位后输出稳定时钟信号所需的时钟周期。
14、根据一个优选的实施方式，所述计数器电路的触发器时钟端连接外部晶体振荡器输入的参考时钟。
15、根据一个优选的实施方式，所述锁相环电路的时钟输入端连接外部晶体振荡器输入的参考时钟；
16、所述第一阶段复位信号及内部锁相环配置复位信号中任一信号请求复位时，所述锁相环电路进入复位状态。
17、根据一个优选的实施方式，所述时钟切换电路被配置为在所述锁相环电路输出稳定高频时钟信号前，或内部锁相环旁路配置信号有效时，输出参考时钟；
18、并当所述锁相环电路输出稳定高频时钟信号后，所述时钟切换电路自动完成输出从参考时钟到高频时钟的切换，保证其它电路模块有稳定的时钟输入。
19、根据一个优选的实施方式，所述第二阶段复位信号通过二级触发器产生全局复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，通过全局复位信号复位数字集成电路外设接口及总线电路模块。
20、根据一个优选的实施方式，所述第二阶段复位信号与数字集成电路内部逻辑配置复位信号通过与门逻辑电路输入到二级触发器产生逻辑复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，逻辑复位信号复位除配置寄存器电路、外设及总线外的其余电路。
21、根据一个优选的实施方式，所述第二阶段复位信号与数字集成电路内非逻辑配置复位信号通过与门输入到二级触发器产生配置复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，配置复位信号复位数字集成电路内部除时钟和复位外的其它配置寄存器电路。
22、前述本专利技术主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本专利技术可采用并要求保护的方案。本领域技术人员在了解本专利技术方案后根据现有技术和公知常识可明了有多种组合，均为本专利技术所要保护的技术方案，在此不做穷举。
23、本专利技术的有益效果：
24、为避免异步复位可能出现亚稳态导致复位失败问题，本专利技术采用异步复位同步释放的策略，滤除传统异步复位中可能出现的脉冲干扰与亚稳态信号，同时按照芯片内部各个模块其启动时序不同要求的实际情况完成各部分电路的复位；针对时钟变频、时钟切换以及芯片复位等因素带来的芯片可靠初始化和稳定工作问题，芯片内部时钟切换电路在计数器电路控制下自动完成参考时钟与锁相环电路输出高频时钟切换，同时避免在时钟改变时毛刺信号产生。本专利技术结合了芯片外部按键复位和芯片内部上电复位的优点，实现了对同一时钟源的精准控制和复位逻辑简单化设计，增强了电路可靠性。
本文档来自技高网...【技术保护点】
1.一种数字集成电路时钟复位系统，其特征在于，所述数字集成电路时钟复位系统包括：
2.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述复位同步电路包括三级触发器，输入的复位请求通过与门逻辑电路连接到三级触发器的复位端，三级触发器的时钟端连接外部晶体振荡器输入的参考时钟；
3.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述计数器电路接收到所述第一阶段复位信号请求时，所述计数器电路清零计数器；计数器电路检测到所述第一阶段复位信号请求撤销时，比较所述计数器的值与预设阈值；
4.如权利要求3所述的数字集成电路时钟复位系统，其特征在于，所述预设阈值大于所述锁相环电路复位后输出稳定时钟信号所需的时钟周期。
5.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述计数器电路的触发器时钟端连接外部晶体振荡器输入的参考时钟。
6.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述锁相环电路的时钟输入端连接外部晶体振荡器输入的参考时钟；
7.如权利要求1所述的数字集成电路时钟复位系统，
8.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述第二阶段复位信号通过二级触发器产生全局复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，通过全局复位信号复位数字集成电路外设接口及总线电路模块。
9.如权利要求8所述的数字集成电路时钟复位系统，其特征在于，所述第二阶段复位信号与数字集成电路内部逻辑配置复位信号通过与门逻辑电路输入到二级触发器产生逻辑复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，逻辑复位信号复位除配置寄存器电路、外设及总线外的其余电路。
10.如权利要求8所述的数字集成电路时钟复位系统，其特征在于，所述第二阶段复位信号与数字集成电路内非逻辑配置复位信号通过与门输入到二级触发器产生配置复位信号，二级触发器的时钟端连接所述时钟切换电路输出的系统时钟信号，配置复位信号复位数字集成电路内部除时钟和复位外的其它配置寄存器电路。
...【技术特征摘要】
1.一种数字集成电路时钟复位系统，其特征在于，所述数字集成电路时钟复位系统包括：
2.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述复位同步电路包括三级触发器，输入的复位请求通过与门逻辑电路连接到三级触发器的复位端，三级触发器的时钟端连接外部晶体振荡器输入的参考时钟；
3.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述计数器电路接收到所述第一阶段复位信号请求时，所述计数器电路清零计数器；计数器电路检测到所述第一阶段复位信号请求撤销时，比较所述计数器的值与预设阈值；
4.如权利要求3所述的数字集成电路时钟复位系统，其特征在于，所述预设阈值大于所述锁相环电路复位后输出稳定时钟信号所需的时钟周期。
5.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述计数器电路的触发器时钟端连接外部晶体振荡器输入的参考时钟。
6.如权利要求1所述的数字集成电路时钟复位系统，其特征在于，所述锁相环电路的时钟输入端连接外部晶体振荡器输入的参考时钟；
7.如权利要求1所述的数字集...
【专利技术属性】
技术研发人员：王松明，李明辉，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。