【技术实现步骤摘要】
本申请涉及显示，具体涉及一种栅极驱动电路及显示面板。
技术介绍
1、随着像素电路的不断更新，栅极驱动电路也需要随之改进，以提供像素电路所需要的各种栅极控制信号。
2、然而，当前的栅极驱动电路中一栅极驱动单元所能够提供的各种栅极控制信号的脉冲在时间、数量等方面受到诸多限制，无法满足对应像素电路的驱动要求。
技术实现思路
1、本申请提供一种栅极驱动电路及显示面板，以缓解同一栅极驱动单元所能够提供的各种栅极控制信号的脉冲在时间、数量等方面无法满足像素电路所需的技术问题。
2、第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，其中一个栅极驱动单元包括级传信号选择模块、上拉控制模块、脉冲数量减少模块、第一反相模块、第一输出级以及第二输出级，级传信号选择模块电连接于第一布线与第一节点之间；上拉控制模块根据第一节点的电位、第一时钟信号的电位控制第二节点的电位；脉冲数量减少模块电连接于第二节点与第三节点之间，脉冲数量减少模块的控制端与复位线电连接；第一反相模块连接于第二节点与第四节点之间；第一输出级根据第三节点的电位、第四节点的电位输出第一栅极控制信号；第二输出级根据第二节点的电位输出第二栅极控制信号，第二栅极控制信号在一帧中的脉冲数量大于第一栅极控制信号在一帧中的脉冲数量。
3、在其中一些实施方式中，脉冲数量减少模块包括第一晶体管，第一晶体管的源极或者漏极中的一个与第二节点电连接，第一晶体管的源极或者漏极中的另一个与第三节点电连接
4、在其中一些实施方式中，第一晶体管的沟道宽度与第一晶体管的沟道长度之比大于或者等于0.5且小于或者等于1.5。
5、在其中一些实施方式中，脉冲数量减少模块还包括第一电容，第一电容的一端与第一晶体管的栅极电连接，第一电容的另一端与第一晶体管的源极或者漏极中的另一个电连接。
6、在其中一些实施方式中，第一输出级包括上拉晶体管和第二电容，上拉晶体管的栅极与第三节点电连接，上拉晶体管的源极或者漏极中的一个与第二时钟线电连接，上拉晶体管的源极或者漏极中的另一个输出第一栅极控制信号；第二电容的一端与上拉晶体管的栅极电连接，第二电容的另一端与上拉晶体管的源极或者漏极中的另一个电连接；其中，第一电容与第二电容的容量之比大于或者等于0.5。
7、在其中一些实施方式中，级传信号选择模块包括第二晶体管和第三晶体管，第二晶体管的源极或者漏极中的一个与低电位线电连接，第二晶体管的源极或者漏极中的另一个与第一节点电连接，第二晶体管的第一栅极与第一布线电连接，第二晶体管的第一栅极与第二晶体管的第二栅极电连接，第二晶体管为n沟道型薄膜晶体管；第三晶体管的源极或者漏极中的一个与高电位线电连接，第三晶体管的源极或者漏极中的另一个与第一节点电连接，第三晶体管的栅极与第二晶体管的第一栅极电连接，第三晶体管为p沟道型薄膜晶体管。
8、在其中一些实施方式中，第二输出级的输出端与第二栅极控制线电连接，第二栅极控制线用于传输第二栅极控制信号，第二栅极控制信号在一帧中依次具有一第一正脉冲和一第二正脉冲；第一输出级的输出端与第一栅极控制线电连接，第一栅极控制线用于传输第一栅极控制信号，第一栅极控制信号在一帧中具有一第一负脉冲。
9、在其中一些实施方式中，在一帧中，第二正脉冲的持续时段长于第一负脉冲的持续时段，且第一负脉冲的持续时段位于第二正脉冲的持续时段中。
10、在其中一些实施方式中，上拉控制模块的控制端与第一时钟线电连接，第一时钟线用于传输第一时钟信号；第一输出级与第二时钟线电连接，第二时钟线用于传输第二时钟信号，第一时钟信号与第二时钟信号的相位之差为180°；第二时钟信号的一个下降沿、第二正脉冲的下降沿、第一负脉冲的上升沿均位于第一时钟信号的一个正脉冲的持续时段中。
11、第二方面，本申请提供一种显示面板，该显示面板包括像素电路和上述至少一实施方式中的栅极驱动电路，像素电路包括控制数据信号输入的写入晶体管和控制数据信号输入至驱动晶体管的栅极的补偿晶体管；第一输出级的输出端与写入晶体管的栅极电连接，第二输出级的输出端与补偿晶体管的栅极电连接。
12、在其中一些实施方式中，第一栅极控制信号为第n级负脉冲扫描信号，第二栅极控制信号为第n级正脉冲扫描信号；脉冲数量减少模块的控制端接入第n-x级正脉冲扫描信号，其中，n为大于或者等于1的整数，x为大于或者等于2的整数。
13、在其中一些实施方式中，像素电路还包括初始化驱动晶体管的栅极电位的第一初始化晶体管，第一初始化晶体管的栅极接入第n-x级正脉冲扫描信号。
14、在其中一些实施方式中，级传信号选择模块接入起始控制信号或者第n-y级正脉冲扫描信号，其中，y为大于或者等于1的整数。
15、本申请提供的栅极驱动电路及显示面板，通过级传信号选择模块、上拉控制模块以及第二输出级可以输出脉冲数量更多的第二栅极控制信号，同时还可以选择第二栅极控制信号作为不同栅极驱动单元之间的级传信号；且通过级传信号选择模块、上拉控制模块、脉冲数量减少模块、第一反相模块以及第一输出级还可以输出脉冲数量更少的第一栅极控制信号，这可以满足对应像素电路在一帧中对栅极控制信号的脉冲在时间、数量等方面的需要，从而能够驱动像素电路实现画质显示。
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1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中一个所述栅极驱动单元包括：
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述脉冲数量减少模块包括第一晶体管，所述第一晶体管的源极或者漏极中的一个与所述第二节点电连接，所述第一晶体管的源极或者漏极中的另一个与所述第三节点电连接，所述第一晶体管的栅极与所述复位线电连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一晶体管的沟道宽度与所述第一晶体管的沟道长度之比大于或者等于0.5且小于或者等于1.5。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述脉冲数量减少模块还包括第一电容，所述第一电容的一端与所述第一晶体管的栅极电连接，所述第一电容的另一端与所述第一晶体管的源极或者漏极中的另一个电连接。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一输出级包括：
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述级传信号选择模块包括：
7.根据权利要求1-6任一项所述的栅极驱动电路，其特征在于，所述第
8.根据权利要求7所述的栅极驱动电路，其特征在于，在一帧中，所述第二正脉冲的持续时段长于所述第一负脉冲的持续时段，且所述第一负脉冲的持续时段位于所述第二正脉冲的持续时段中。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述上拉控制模块的控制端与第一时钟线电连接，所述第一时钟线用于传输第一时钟信号；所述第一输出级与第二时钟线电连接，所述第二时钟线用于传输第二时钟信号，所述第一时钟信号与所述第二时钟信号的相位之差为180°；
10.一种显示面板，其特征在于，所述显示面板包括：
11.根据权利要求10所述的显示面板，其特征在于，所述第一栅极控制信号为第N级负脉冲扫描信号，所述第二栅极控制信号为第N级正脉冲扫描信号；所述脉冲数量减少模块的控制端接入第N-X级正脉冲扫描信号，其中，N为大于或者等于1的整数，X为大于或者等于2的整数。
12.根据权利要求11所述的显示面板，其特征在于，所述像素电路还包括初始化所述驱动晶体管的栅极电位的第一初始化晶体管，所述第一初始化晶体管的栅极接入所述第N-X级正脉冲扫描信号。
13.根据权利要求11所述的显示面板，其特征在于，所述级传信号选择模块接入起始控制信号或者第N-Y级正脉冲扫描信号，其中，Y为大于或者等于1的整数。
...【技术特征摘要】
1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中一个所述栅极驱动单元包括：
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述脉冲数量减少模块包括第一晶体管，所述第一晶体管的源极或者漏极中的一个与所述第二节点电连接，所述第一晶体管的源极或者漏极中的另一个与所述第三节点电连接，所述第一晶体管的栅极与所述复位线电连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一晶体管的沟道宽度与所述第一晶体管的沟道长度之比大于或者等于0.5且小于或者等于1.5。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述脉冲数量减少模块还包括第一电容，所述第一电容的一端与所述第一晶体管的栅极电连接，所述第一电容的另一端与所述第一晶体管的源极或者漏极中的另一个电连接。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一输出级包括：
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述级传信号选择模块包括：
7.根据权利要求1-6任一项所述的栅极驱动电路，其特征在于，所述第二输出级的输出端与第二栅极控制线电连接，所述第二栅极控制线用于传输所述第二栅极控制信号，所述第二栅极控制信号在一帧中依次具有一第一正脉冲和一第二正脉冲...
【专利技术属性】
技术研发人员：张欢喜，
申请(专利权)人：武汉华星光电半导体显示技术有限公司，
类型：发明
国别省市：
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