卷积码Ｖｉｔｅｒｂｉ译码器中的级联加比选单元及其数据处理方法技术

本发明专利技术公开了一种卷积码Ｖｉｔｅｒｂｉ译码器中的级联加比选单元及其数据处理方法，对于（２，１，ｍ）卷积码，加比选单元ＡＣＳＵ采用级联的方式，加比选单元ＡＣＳＵ包括ｎ（ｎ＝２，３，４，…）个单级２ｍ－１状态加比选单元ＧＡＣＳＵ，单级２ｍ－１状态加比选单元ＧＡＣＳＵ包括２ｍ－１个单状态加比选单元ＳＡＣＳＵ。单状态加比选单元ＳＡＣＳＵ中每个加法器的输入分别为１个支路度量值和１个上次ＧＡＣＳＵ计算得到的状态值，比较器的输入为两个加法器的计算结果的小值。本发明专利技术使得译码器在一个时钟周期内进行多次加比选计算，在使用较少的硬件资源的情况下，增加了译码速率，并且可以实现在低速时钟下的高速译码。

【技术实现步骤摘要】

本专利技术属于通信信道编解码领域，具体地说，是指一种巻积码Viterbi译码器中的级联加比选单元设计方法。
技术介绍
巻积码，在深空通信等领域有很大的应用。巻积码的译码目前应用最广泛的是Viterbi译码算法，目前对于Viterbi译码算法的研究主要集中在集成电路的设计与FPGA实现上，其中高速译码的研究占主要部分，主要包括译码器幸存路径的快速处理与加比选的快速计算方面，其中对于加比选计算的研究主要有对于将网格图合并后的基2n运算结构的研究等。基2n运算算法可以提高译码速度，但是其硬件资源的增长是呈指数增长的。
技术实现思路
本专利技术为了解决现有技术中存在的不足，提供一种巻积码Viterbi译码器中加比选单元ACSU的设计方法，用以解决使用低硬件资源消耗进行高速译码的问题。本专利技术将加比选计算用组合逻辑级联的形式在一个时钟周期内进行处理，比普通的全并行结构译码器有着更快的译码速度，与基2n结构译码器的译码速度相当，但由于本专利技术所设计的加比选单元ACSU的硬件资源增长是呈线性的，比基2n结构的译码器更节省硬件资源，并且可以实现在低速时钟下的高速译码。 对于(2， 1， m)巻积码，其中m为巻积码约束长度，本专利技术提供的加比选单元ACSU采用级联的方式，加比选单元ACSU包括n(n = 2，3，4，…)个单级2m—1状态加比选单元GACSU，上述单级2m—1状态加比选单元GACSU包括2m—1个单状态加比选单元SACSU。 GACSU输入为支路度量单元BMU得到的支路度量值和上一次2m—1状态加比选单元GACSU计算得到的状态值。此21—工个单状态加比选单元SACSU依次按1 2^的顺序编号。其中单状态加比选单元SACSU包括两个加法器和一个比较器。 其中单状态加比选单元SACSU中每个加法器的输入分别为1个支路度量值和1个上次GACSU计算得到的状态值，比较器的输入为两个加法器的计算结果，取两者中的小值作为该状态的状态值输出。 根据前述的加比选单元ACSU，其数据处理方法步骤如下 第一步骤支路度量值分组 将前一个时钟周期计算得到的支路度量值进行分组，对于n级级联而成的ACSU结构需要n组支路度量值。对于(2，1， m)巻积码，每组支路度量值为由2bits输入数据计算得到的4个支路度量值bm。。、 bmQ1、 bm1Q、 bmu。这里将首先输入的2bits数据得到的4个支路度量值作为第一组支路度量值bm。。—p bmQ1—p bm1Q—p bmu—15即数据流中的第一和第二比特得到的支路度量值为第一组支路度量值，同理数据流中的第三和第四比特得到的支路度量值为第二组支路度量值bm。。—2、 bmQ1—2、 bm1Q—2、 bmn—2，数据流中的第五和第六比特得到的支路度量值为第三组支路度量值bm。。—3、 bm。卜3、 bmi。—3、 bmu—3，数据流中的第七和第八比特得到的支路度量值为第四组支路度量值b叫。—4、 bmQ1—4、 bm1Q—4、 bmn—4，依次类推。 第二步骤加比选计算 在当前时钟周期内，按照相应的输入进行第一级2m—1状态加比选单元GACSU中所有加法器和比较器的运算，与此同时，将第一级加比选计算的结果pm和第二组支路度量值bm作为输入，进行第二级2m—1状态加比选单元GACSU中所有加法器和比较器的运算，当使用n级加比选单元ACSU时，需要同时计算n级2m—1状态加比选单元GACSU中的加法器和比较器运算。第三步骤计算结果输出 将最后一级2m—1状态加比选单元GACSU计算得到的状态值寄存输出，以便用于下一次的加比选计算，同时将n级2m—1状态加比选单元GACSU计算得到的幸存路径值寄存输出。 其中每组支路度量值中的4个数据表示为bm。。、 bmQ1、 bm1Q、 ton分别代表BMU的输入数据与OO，Ol， 10， 11四组数据的支路度量值，bm。。 bmn与各加法器的连接关系由(2， 1，m)巻积码的网格图确定。网格图中的转换后状态对应的00路经的输入为bm。。，01路经的输入为bm, 10路经的输入为—。，11路经的输入为bmn。每级2m—1状态加比选单元GACSU计算得到的状态值共2m—1个数据为l组，每组数据分别对应网格图转换前状态的状态值，根据网格图的转换关系，将数据送入相应地加法器中。 本专利技术的优点在于 (1)应用本专利技术提供的级联加比选单元ACSU设计方法，可以在一个时钟周期内进行n(n = 2， 3， 4，…)次加比选计算，使译码速度提高； (2)本专利技术可以使得在低速时钟下获得高速的译码速度，且硬件资源的消耗是呈线性增长的。附图说明 图1为本专利技术所涉及的(2，1，7)巻积码的编码器示意图； 图2为本专利技术设计的级联加比选单元ACSU连接图； 图3为本专利技术设计的2m—1状态加比选单元GACSU内部结构图； 图4为本专利技术以(2， 1， 7)巻积码中一个SASU为例设计的单状态加比选单元SACSU内部结构图； 图5为本专利技术以(2， 1， 7)巻积码第一级64状态加比选单元GACSU为例设计的21—1状态加比选单元GACSU内部具体结构图； 图6为本专利技术设计的2级加比选单元ACSU连接图； 图7为本专利技术设计的3级加比选单元ACSU连接图；； 图8为本专利技术设计的4级加比选单元ACSU连接图； 图9为本专利技术所涉及的(2， 1，3)巻积码的编码器示意图； 图10为本专利技术所涉及的(2，1，3)巻积码的网格图。具体实施例方式下面参照附图和实施例对本专利技术的具体实施方式进行解释说明。5 本专利技术提供的巻积码Viterbi译码器中的级联加比选单元及其数据处理方法，针对(2，l，m)巻积码，译码器中加比选单元ACSU采用级联的方式，如图2所示，加比选单元ACSU包括n(n二 2，3，4，…)个单级2m—1状态加比选单元GACSU1、GACSU2、 ......GACSUn，上述每个单级2m—1状态加比选单元GACSU包括2m—1个单状态加比选单元SACSU1 、SACSU2、 SACSU2m—、如图3。 GACSU输入为支路度量单元BMU得到的支路度量值和上一次第n个单级2m—1状态加比选单元GACSUn计算得到的状态值，如图2所示，第一个单级2m—1状态加比选单元GACSU1的输入为支路度量单元BMU得到的支路度量值bm。。—工 bmu—jP上一次第n个单级21—1状态加比选单元GACSUn计算得到的状态值i^o-w ~ PV-;第二个单级2m—1状态加比选单元GACSU2的输入为支路度量单元BMU得到的支路度量值bm。。—2 bmu—2和上一次第1个单级2m—1状态加比选单元GACSU1计算得到的状态值PV! ~ /^V-m ;……凍n个单级2m—1状态加比选单元GACSUn的输入为支路度量单元BMU得到的支路度量值bm。。—n bmn—n和上一次第n-1个单级2m—1状态加比选单元GACSUn-1计算得到的状态值户V ^V-。每个GACSU中的2m—1个单状态加比选单元SACSU1、 SACSU2......SACSU2m—1依次按1 2m—1的顺序编号。其中每个单状态加比选单元SACSU包括两个加法器和一个比较器，如图4，第一个单状态加比选单元SACSU1包括两个加法器add本文档来自技高网...

【技术保护点】
卷积码Ｖｉｔｅｒｂｉ译码器中的级联加比选单元，其特征在于：对于（２，１，ｍ）卷积码，ｍ为卷积码的约束长度，加比选单元ＡＣＳＵ采用级联的方式，每个加比选单元ＡＣＳＵ包括ｎ个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ，其中ｎ＝２，３，４，…，每个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ输入为支路度量单元ＢＭＵ得到的支路度量值和上一次２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ计算得到的状态值，即第一个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ１的输入为支路度量单元ＢＭＵ得到的支路度量值ｂｍ↓［００－１］～ｂｍ↓［１１－１］和上一次第ｎ个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵｎ计算得到的状态值ｐｍ↓［０－ｎ］～ｐｍ↓［２↑［ｍ－１］－ｎ］；第二个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ２的输入为支路度量单元ＢＭＵ得到的支路度量值ｂｍ↓［００－２］～ｂｍ↓［１１－２］和上一次第１个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ１计算得到的状态值ｐｍ↓［０－１］～ｐｍ↓［２↑［ｍ－１］－１］；……；第ｎ个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵｎ的输入为支路度量单元ＢＭＵ得到的支路度量值ｂｍ↓［００－ｎ］～ｂｍ↓［１１－ｎ］和上一次第（ｎ－１）个单级２↑［ｍ－１］状态加比选单元ＧＡＣＳＵ（ｎ－１）计算得到的状态值ｐｍ↓［０－（ｎ－１）］～ｐｍ↓［２↑［ｍ－１］－（ｎ－１）］。...

【技术特征摘要】
卷积码Viterbi译码器中的级联加比选单元，其特征在于对于(2，1，m)卷积码，m为卷积码的约束长度，加比选单元ACSU采用级联的方式，每个加比选单元ACSU包括n个单级2m-1状态加比选单元GACSU，其中n＝2，3，4，…，每个单级2m-1状态加比选单元GACSU输入为支路度量单元BMU得到的支路度量值和上一次2m-1状态加比选单元GACSU计算得到的状态值，即第一个单级2m-1状态加比选单元GACSU1的输入为支路度量单元BMU得到的支路度量值bm00-1～bm11-1和上一次第n个单级2m-1状态加比选单元GACSUn计算得到的状态值第二个单级2m-1状态加比选单元GACSU2的输入为支路度量单元BMU得到的支路度量值bm00-2～bm11-2和上一次第1个单级2m-1状态加比选单元GACSU1计算得到的状态值……；第n个单级2m-1状态加比选单元GACSUn的输入为支路度量单元BMU得到的支路度量值bm00-n～bm11-n和上一次第(n-1)个单级2m-1状态加比选单元GACSU(n-1)计算得到的状态值F2009102386871C00011.tif,F2009102386871C00012.tif,F2009102386871C00013.tif2. 根据权利要求1所述的巻积码Viterbi译码器中的级联加比选单元，其特征在于每个单级2m—1状态加比选单元GACSU包括2m—1个单状态加比选单元SACSU ;每个单状态加比选单元SACSU包括两个加法器和一个比较器；其中单状态加比选单元SACSU中每个加法器的输入分别为1个支路度量值和1个上次GACSU计算得到的状态值，比较器的输入为两个加法器的计算结果，取两者中的小值作为该状态的状态值输出。3. —种权利要求1所述的级联加比选单元ACSU的数据处理方法，其特征在于如下步骤第一步骤支路度量值分组；将前一个时钟周期计算得到的支路度量值进行分组，对于n级级联而成的ACSU结构需要n组支路度量值；对于(2， l，m)巻积码，每组支路度量值为由2bits输入数据计算得到的四个支路度量值bm。。、bmM、bm『bmn，将数据流中的第一和第二比特得到的...

【专利技术属性】
技术研发人员：刘荣科，王闰昕，赵岭，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：11[中国|北京]