一种基于符号扩展的booth乘法器及运算方法技术

本发明专利技术公开了一种基于符号扩展的booth乘法器设计，该booth乘法器主要由部分积生成模块、符号扩展模块、Wallace树模块、插拍模块和超前进位加法器模块构成。部分积生成模块是由booth2算法构成，将被乘数的每一位与乘数末尾补0后的每相邻三位通过booth2算法得出相应的部分积。符号扩展模块包括对部分积的对齐，部分积的符号位扩展以及为了兼容无符号乘法和对被乘数取反中的加法运算的补偿，会额外提供一个部分积。Wallace树模块为了提高压缩效率采取3‑2压缩器和4‑2压缩器交替使用的结构对称的树形结构。本发明专利技术在乘法执行周期上优于开源处理器核的同时，面积和功耗也优于现有的部分乘法器。

【技术实现步骤摘要】

本专利技术涉及处理器芯片，具体涉及一种基于符号扩展的booth乘法器设计。

技术介绍

1、芯片行业的新晋热门—risc-v架构，与x86与arm架构相比，risc-v架构以精简指令集和开放性赢得了关注，它在功耗、兼容性及生态建设方面展现出强大潜力，正逐步打破传统界限，被广泛应用于嵌入式系统、物联网、电力行业、ict和机器人技术。

2、在处理器的设计中，乘法器作为运算核心，其性能制约着整个处理器的运算速度。因此在嵌入式领域中对乘法算力要求较高的场景如神经网络的卷积运算，研究如何优化处理器中乘法器的性能与功耗是很有必要的。乘法运算一般由部分积产生、部分积压缩和最终结果相加这三个步骤组成。目前乘法器的设计中主要有booth编码和wallace树形结构。因此，如何在不增加处理器功耗的前提下，提高处理器的运算速度，提高risc-v处理器中乘法器的性能是目前亟需解决的技术问题。

技术实现思路

1、本专利技术提供了一种booth乘法器设计，以解决现有处理器中的乘法器普遍存在的运算周期长、运算速度慢、性能低、功耗本文档来自技高网...

【技术保护点】

1.一种基于符号扩展的booth乘法器，包括：部分积生成模块、符号扩展模块、Wallace树模块、插拍模块和超前进位加法器模块；部分积生成模块由booth编码器构成，连接输入数据；符号扩展模块连接部分积生成模块，Wallace树模块连接符号扩展模块，插拍模块连接Wallace树模块，超前进位加法器模块连接插拍模块；其特征在于：

2.根据权利要求1所述的booth乘法器，其特征在于，所述超前进位加法器模块采用预先生成进位的策略，通过逻辑门级联来生成所有可能的进位，并在需要时直接查表获取进位。

3.一种基于符号扩展booth乘法器的运算方法，其特征在于，所述方法包括：...

【技术特征摘要】

1.一种基于符号扩展的booth乘法器，包括：部分积生成模块、符号扩展模块、wallace树模块、插拍模块和超前进位加法器模块；部分积生成模块由booth编码器构成，连接输入数据；符号扩展模块连接部分积生成模块，wallace树模块连接符号扩展模块，插拍模块连接wallace树模块，超前进位加法器...

【专利技术属性】
技术研发人员：宋树祥，熊书伟，蔡超波，
申请(专利权)人：广西师范大学，
类型：发明
国别省市：