【技术实现步骤摘要】
本申请涉及集成电路，尤其涉及一种电压调节电路和方法、运算系统、集成模块和电路。
技术介绍
1、随着半导体工艺朝着深亚微米发展，半导体器件的逻辑运算速度也随之逐渐提升。根据工艺角(process corner)类型的不同，可以将半导体器件分为快快角(fast fastcorner，ff corner)器件、慢慢角(slow slow corner，ss corner)器件和典型典型角(typical typical corner，tt corner)器件。其中，tt corner器件为标准的半导体器件。相较于tt corner器件，ff corner器件的时延较小，逻辑运算速度较快，而ss corner器件的时延较大，逻辑运算速度较慢。
2、在多个半导体器件的基础上，可以进一步形成逻辑电路。其中，逻辑电路的工艺角类型也可以分为tt corner、ff corner和ss corner，可以认为，逻辑电路中的多个半导体器件的工艺角类型与该逻辑电路的工艺角类型相同。
3、一般来说，在标准温度且逻辑电路的工作时序固定的情...
【技术保护点】
1.一种运算系统，其特征在于，包括：电源电路、逻辑电路、锁相环PLL和电压调节电路；所述PLL与所述逻辑电路连接，所述PLL用于接收第四时钟信号，并根据所述第四时钟信号向所述逻辑电路提供第五时钟信号；其中所述电压调节电路包括：
2.根据权利要求1所述的运算系统，其特征在于，所述振荡器包括第一路径，所述第一路径的时延与所述逻辑电路的第二路径的时延正相关；
3.根据权利要求2所述的运算系统，其特征在于，所述第二路径为所述逻辑电路中时序裕度最小的逻辑路径。
4.根据权利要求2或3所述的运算系统，其特征在于，所述第一路径包括串联的多个第一门
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【技术特征摘要】
1.一种运算系统，其特征在于，包括：电源电路、逻辑电路、锁相环pll和电压调节电路；所述pll与所述逻辑电路连接，所述pll用于接收第四时钟信号，并根据所述第四时钟信号向所述逻辑电路提供第五时钟信号；其中所述电压调节电路包括：
2.根据权利要求1所述的运算系统，其特征在于，所述振荡器包括第一路径，所述第一路径的时延与所述逻辑电路的第二路径的时延正相关；
3.根据权利要求2所述的运算系统，其特征在于，所述第二路径为所述逻辑电路中时序裕度最小的逻辑路径。
4.根据权利要求2或3所述的运算系统，其特征在于，所述第一路径包括串联的多个第一门电路。
5.根据权利要求4所述的运算系统，其特征在于，所述第一门电路为反相器。
6.根据权利要求2所述的运算系统，其特征在于，所述第一路径的时延与所述第二路径的时延线性正相关。
7.根据权利要求4所述的运算系统，其特征在于，所述多个串联的第一门电路用于使所述第一路径的时延与所述第二路径的时延线性正相关。
8.根据权利要求4所述的运算系统，其特征在于，所述第一路径中的每一个第一门电路都对应所述第二路径中的至少一个第二门电路，对应的第一门电路和至少一个第二门电路之间的功能类型相同，且阈值电压类型相同。
9.根据权利要求8所述的运算系统，其特征在于，所述第一门电路的阈值电压类型为以下任一种阈值电压类型：
10.根据权利要求4所述的运算系统，其特征在于，所述振荡器还用于：根据接收到的配置信息，将所述振荡器中的多个门电路中的部分或全部配置为所述第一路径中的所述多个第一门电路。
11.根据权利要求10所述的运算系统，其特征在于，所述多个门电路构成第一串联结构，所述振荡器还包括第一选择器和补充反相器；
12.根据权利要求11所述的运算系统，其特征在于，所述多个门电路中的一部分门电路构成第二串联结构，所述多个门电路中的另一部分门电路构成第三串联结构，所述振荡器还包括第二选择器、第三选择器和补充反相器；
13.根据权利要求12所述的运算系统，其特征在于，所述高负载时延电路还包括至少一个负载走线。
14.根据权利要求1所述的运算系统，其特征在于，所述调控电路包括分频器、频率比较器和控制器，所述分频器分别与所述振荡器和所述频率比较器连接，所述频率比较器与所述控制器连接，所述控制器用于与所述电源电路连接；
15.根据权利要求14所述的运算系统，其特征在于，标准标准工艺角tt corner类型的振荡器输出的第一时钟信号的频率，除以所述参考时钟信号的频率后的商值，为所述分频倍数。
16.根据权利要求14所述的运算系统，其特征在于，所述控制器，具体用于：
17.根据权利要求14所述的运算系统，其特征在于，所述调控电路还包括低通滤波器，所述低通滤波器的输入...
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